JPH10500821A - アナログ−ディジタル変換器用の基準はしご自動校正回路 - Google Patents

Abstract

(57)【要約】 精密ＡＤＣ（１１０）での使用に適した自動校正基準抵抗器はしご回路網（１４０）が開示されている。はしご中の複数の抵抗器は、１個の自動校正回路に接続されている。この自動校正回路は、接続された抵抗器の各々の両端の電位を継続的に測定し、これらの抵抗器の抵抗を調整して、測定された電位を基準電位に合致させる。この基準電位は、これらの抵抗器のうちの１個の電位である。

Description

【発明の詳細な説明】 アナログ−ディジタル変換器用の基準はしご自動校正回路 本発明は、高速で動作し、高い分解能をもたらすアナログ−ディジタル変換器 （ＡＤＣ）に関し、特に、動的に校正された電圧源を用い、一続きの抵抗器、す なわち抵抗器はしごとして構成されたＡＤＣに関する。 ディジタル信号処理では、アナログ信号をディジタルフォーマットに変換する 必要がある。この変換において妥当な忠実度（fidelity）を確保するため、アナ ログ信号帯域幅よりも実質的に大きな速度でアナログ信号をサンプリングするこ とが望ましい。これらのサンプル信号値は、この後、“Ｎ”個の２進ビットによ り表される等価ディジタル値に高速で変換される。従来のＡＤＣは、通常、バイ ポーラトランジスタを使用しており、高速（例えば、５０ＭＨｚ）かつ１０ビッ ト分解能で動作可能である。これらのＡＤＣは、比較的大きな電力を必要とし、 かなり費用がかかる。一方、ＭＯＳ技術を用いた高速のマルチビットＡＤＣを実 現する試みは、望まれているほど成功していない。不十分な歩留りのために費用 が高くなったり、或いはバイポーラトランジスタ技術を用いて得ることができる ものよりもかなり性能が悪くなる。 “Ｎフラッシュ”ＡＤＣと称される従来のＡＤＣは、サンプリングされたアナ ログ電圧から“Ｎ”個のデータビットを並行して同時に作成する。このＡＤＣは 、２^N−１個の比較器を備えている。これらの比較器は、互いに精密にマッチン グされていて、各々が高分解能を実現することができる。このＡＤＣは、これら の比較器の全てを同時に入力信号回路に瞬時接続する。この後、全ての比較器に 結合されたデコーダ回路は、その瞬間にサンプリングされた入力信号のアナログ 値に対応したＮ個のビットの値を求める。このタイプのＡＤＣの利点は、高速で 動作可能なことである。重大な欠点は、入力回路に全ての比較器を同時に接続す ることによって生じる比較的低いインピーダンス負荷（及びこれに対応した大き なスイッチングトランジェント）である。一例を挙げると、１個の１０ビットフ ラッシュＡＤＣは、１０２３個の比較器を使用している。フラッシュＡＤＣは、 通常、 抵抗器はしご（resistor ladder）として知られる一続きに接続された抵抗回路 から、その基準アナログ電圧を生成する。通常、高分解能のフラッシュＡＤＣは 、高分解能動作に必要な許容度（tolerance）を満たすように、例えばレーザを 用いて“トリミング”されたはしご形の複数の抵抗器を有している必要がある。 他のタイプのＡＤＣとしては、逐次比較デバイス（successive approximation device）がある。このタイプのＡＤＣのうち最も単純な形態のものは、サンプ リングされたアナログ電位から出力ディジタル値を最上位ビットから最下位ビッ トまで一度に１ビットずつ算出する。出力値の各ビットが作成されると、部分デ ィジタル値が内部ディジタル−アナログ変換器（ＤＡＣ）によってアナログ値に 変換され、このアナログ値が、もとのサンプル値から減算される。この後、この 差分値は、ディジタル出力値の次の最下位ビットを作成するために使用される。 この形式では、Ｎビットのディジタル値を作成するために少なくともＮ個の比較 処理が必要となる。 より複雑な形態では、このタイプのＡＤＣは、Ｎ個以上の逐次比較（successi ve approximation）段階を並行して実行する。各段階は、それぞれ異なるスタガ クロック位相（staggered clocking phase）を処理する。この構成では、１個の Ｎビットディジタル出力値が各クロックサイクルに作成される。逐次比較ＡＤＣ は、米国特許第5,272,481号で説明されている。 逐次比較ＡＤＣの一つの問題点は、内部ＤＡＣによって生成されるアナログ値 の精度である。これらのＤＡＣ用の基準電圧は、抵抗器はしごから生成される。 プロセスの変動のために、これらの抵抗器の値が、集積回路内の規格から変動し たり、一つの集積回路と次の集積回路との間で変動する場合がある。従って、Ｄ ＡＣによって使用される基準電位が、１個のＡＤＣ装置内で一致しなかったり、 １個のＡＤＣと次のＡＤＣとの間で一致しない場合がある。 本発明は、抵抗器はしごを用いて基準電位を形成するアナログ−ディジタル変 換器として実現されている。本発明によれば、抵抗器はしご内の個々の抵抗は、 制御可変抵抗装置（controlled variable resistance device）及び校正回路（c alibration circuit）に結合されている。この校正回路は、各抵抗の両端間に発 生した基準電位を所定の基準電位と周期的に比較し、制御可変抵抗を調節して各 抵抗電位と所定の基準電位との差を最小にする。 図面において、図１は、ＡＤＣシステムのブロック図であり、このＡＤＣシス テムは、並列に配置された複数の同一ＡＤＣからなるアセンブリを備えた本発明 の実施形態を含んでいる。 図２ａ、２ｂ及び２ｃは、図１のＡＤＣの一つで使用するのに適した比較回路 の概略図であり、一部、論理図形式が採用されている。 図３は、図２の比較回路で使用するのに適した低インピーダンスサンプリング スイッチの概略図である。 図４は、図１のＡＤＣの一つで使用するのに適した逐次比較レジスタの論理図 であり、一部、概略図形式が採用されている。 図５は、図１のフォーマット変換器として使用するのに適した回路の論理図で ある。 図６は、図１のＡＤＣの一つで使用するのに適した第１の４ビットＤＡＣのブ ロック図である。 図７は、図６のＤＡＣで使用するのに適した回路の論理概略図である。 図８ａ、８ｂ及び８ｃは、図５のＤＡＣで使用するのに適したスイッチング回 路の概略図である。 図９、１０ａ及び１０ｂは、図１のＡＤＣの一つで使用するのに適した第２の ４ビットＤＡＣの論理図及び概略図である。 図１１、１２、１３及び１４は、図１のＡＤＣの一つで使用するのに適した１ ビットＤＡＣの論理概略図であり、一部、概略図形式が採用されている。 図１５は、図１のＡＤＣシステムで使用するのに適した基準電圧分割回路の概 略図である。 図１６ａ、１６ｂ、１６ｃ、１６ｄ及び１６ｅは、図１５の基準電圧分割回路 とともに使用するのに適した制御回路の概略図であり、一部、論理概略図形式が 採用されている。 図１７ａ、１７ｂ、１７ｃ、１７ｄ及び１７ｅは、図１５の電圧基準分割回路 及び図１６ａ〜図１６ｄの制御回路で使用するのに適した校正回路の概略図であ り、一部、論理概略図形式が採用されている。 図１は、１８個のＡＤＣを備えたＡＤＣシステムのブロック図である。これら のＡＤＣは、アナログ入力信号に対応するディジタル出力サンプルを比較的高速 （例えば、５０ＭＨｚ）で生成するため、位相スキュークロック信号（phase-sk ewed clock signal）に応答して並列に動作する。これらのＡＤＣの各々は、ア ナログ信号ＶＩＮを受け取る自動ゼロ比較器（auto-zero compatator）１２０を 備えている。図１のＡＤＣシステムは１８個のＡＤＣを備えているが、詳細に示 されているＡＤＣは１個だけである。各ＡＤＣ１１０は、多重化（ＭＵＸ）装置 １３２の複数の入力端子のうちの対応する１個に接続された１個の出力ポートを 有している。本発明の好適な実施形態では、各ＡＤＣ１１０は、マルチプレクサ １３２に１３ビットの信号を供給する。このマルチプレクサ１３２は、その入力 ポートに与えられた一連の１３ビット信号をフォーマット変換器１３４に供給す る。マルチプレクサ１３２によって与えられた各１３ビット値は、非標準バイナ リフォーマットである。フォーマット変換器１３４は、これらの語の各々を標準 の１２ビットフォーマットに変換して、図１のＡＤＣシステムの出力値を作成す る。 各ＡＤＣ１１０は、クロック及び位相タイミング装置（clock and phase timi ng unit）１３８によって駆動される。このクロック及び位相タイミング装置１ ３８は、図示のように、１８個の位相Ｐ（０）〜Ｐ（１７）、クロック信号ＣＫ 、進相クロック信号（phase-advanced clock signal）ＣＫＳ、クランプパルス ＣＬＡＭＰＮを生成する。クロック位相Ｐ（０）〜Ｐ（１７）は、信号ＣＫの１ ８個の連続クロックパルスから１個を選択することにより生成される。これによ り、１８個のクロック信号が生成される。これらのクロック信号の各々は、個々 に異なる位相と、信号ＣＫの周波数の１８分の１である周波数と、を有している 。１８個のＡＤＣの各々は、位相Ｐ（０）〜Ｐ（１７）の全部によって駆動され るが、第１のＡＤＣ１１０に対してＰ（１）であるクロック位相は、第２のＡＤ Ｃ１１０に対してはクロック位相Ｐ（０）であり、第３のＡＤＣ１１０に対して はクロック位相Ｐ（１７）である。 このため、１８個のＡＤＣ１１０は、それぞれ、入力電圧ＶＩＮを１８個の連 続した瞬間に繰り返しサンプリングする。この構成によれば、図１のＡＤＣシス テムアセンブリ全体について、個々のＡＤＣ１１０のサンプリング速度の１８倍 の合成サンプリング速度を事実上実現することができる。このシステムは、様々 なサンプリング速度を達成するために、より少ない（或いは、より多くの）ＡＤ Ｃ１１０を用いて構成することもできる。 各ＡＤＣ１１０は、自動ゼロ比較器（auto-zero comparator）１２０を備えて いる。この自動ゼロ比較器１２０は、１２ビットの逐次比較レジスタ（successi ve approximation register）（ＳＡＲ）１２２に与えられるビット直列出力信 号（bit-serial output signal）を作成する。比較器１２０は、入力電圧ＶＩＮ を瞬時にサンプリングし、その後、ＳＡＲ１２２とクロック同期されたシーケン スに、サンプル入力電圧のディジタル値をビット単位で求める。 ＳＡＲ１２２は、その蓄積値の４個の最上位ビット（ＭＳＢ）を第１の４ビッ トＤＡＣ１２４に供給する。第１の４ビットＤＡＣ１２４は、一対のアナログ電 圧ＤＡ１及びＤＡ１Ｒを順次に自動ゼロ比較器１２０に与える。同様に、ＳＡＲ １２２は、次の４個のＭＳＢ、及びこれに加えて１個のオフセットビットを、第 ２の４ビットＤＡＣ１２６に供給する。このＤＡＣは、もう一対のアナログ電圧 ＤＡ２及びＤＡ２Ｒを生成する。これらのアナログ電圧は、比較器１２０に印加 される。ＳＡＲ１２２内に保持された値の４個の最下位ビット（ＬＢＳ）は、２ ビットＤＡＣ１２８及び１３０によって、四対のアナログ信号ＤＡ３、ＤＡ３Ｒ 、ＤＡ４、ＤＡ４Ｒ、ＤＡ５、ＤＡ５Ｒ、ＤＡ６及びＤＡ６Ｒに変換される。Ｄ ＡＣ１２４、１２６、１２８及び１３０については、図６〜１４を参照しながら 後述する。 全てのＡＤＣ１１０は、シングルマスタ電圧基準源１４０に接続されている。 このマスター電圧基準源１４０は、図１５〜１７を参照しながら後述する。基準 電圧ＶＡ０〜ＶＡ１６、ＶＡＲ０〜ＶＡＲ１６、ＶＢ０〜ＶＢ１９及びＶＢＲ０ 〜ＶＢＲ１９は、以下で説明する一連のステップにより、マスタ電圧基準に対し て自動的かつ連続的に校正される。これらの電圧基準信号は、基準電圧低レベル 信号ＶＲＬＦ及び基準電圧高レベル信号ＶＲＨＦによって定められる電圧の範囲 を分割する。この自動校正によって、抵抗器はしごのレーザトリミングを行う必 要がなくなる。各ＤＡＣによって生成されたアナログ電圧は正確な状態に維持さ れ、このため、各ＡＤＣ１１０は、自身の動作サイクル中、自動的に極めて正確 な状態にされる。この結果、図１のシステム内の全ＡＤＣ１１０の多重動作は、 シングルマスタ電圧基準から自動的に得られる等しい精度を、タイミング装置１ ３８（図１に図示）によって作成されるクロックパルス（ＣＫ）及び位相（Ｐ０ ）〜（Ｐ１９）で関連づけられている。 電圧基準信号ＶＲＨＦ及びＶＲＬＦは、基準発生回路１３６によって生成され る。この回路は、バンドギャップ電圧基準源（図示せず）を用いて、これらの信 号、及び２．５ボルトの公称電位（nominal potential）を有する電圧基準信号 ＶＲＥＦを生成する。更に、基準発生器１３６は、基準グランド信号ＲＧＮＤを 使用する。この信号は、公称的には基板グランド電位にあるが、基板から完全に ダイオード絶縁されている。この構成によれば、例えばＡＤＣ１１０の他の１個 から基板中を伝播する基板グランド信号のノイズ成分が低減される。基準発生回 路１３６は、詳細には説明しない。基準発生器１３６として使用するのに適した 回路は、この分野の通常の当業者であれば、以下の説明と私の特許の中に提示さ れた説明とから、容易に設計することができる。 ２０ＭＨｚの周波数を有する信号ＣＬＫ ＩＮは、１８個のクロック位相パル スＰ０〜Ｐ１７と、３個の遅延クロック信号ＣＫ、ＣＫＳ及びＣＬＡＭＰＮと、 を生成するため、クロック及び位相タイミング回路１３８によって使用される。 クロック位相信号Ｐ０〜Ｐ１７の各々は、１．１１ＭＨｚの周波数を有するパル スクロック信号である。これらのクロック位相信号のうちの一つの各パルスは、 信号ＣＫの単一パルスであって、次のパルスから信号ＣＫの１８周期分だけ離れ たパルスである。これらのクロック信号の各々は、次のクロック信号から信号Ｃ Ｋの１周期分だけ離れている。信号Ｐ０〜Ｐ１７の全１８個が合成されると、信 号ＣＫが得られることになる。 信号ＣＫＳ及びＣＬＡＭＰＮは、信号ＣＫの位相から進んだ位相を有している 。これは、クロック及び位相タイミング回路では、信号ＣＬＫ ＩＮに対する遅 延が信号ＣＫよりも少ないように信号ＣＫＳ及びＣＬＡＭＰＮを作成することで 達成される。本発明の好適な実施形態では、信号ＣＬＡＭＰＮは、信号ＣＫＳに 対して遅延している。通常の当業者であれば、以下及び私の特許の中でなされる 説明に基づいて適切な回路を作製することができるので、回路１３８は詳細には 説明 しない。 図２は、図１の比較器１１０として使用するのに適した自動ゼロ比較器の概略 図であり、一部、論理図形式が採用されている。概略を述べると、アナログ入力 信号ＶＩＮは、節点ＶＳＵＭで入力値をＤＡＣ１２４、１２６、１２８及び１３ ０により生成された部分結果と合成する加算回路網に印加される。この節点にお ける信号と節点ＶＳＵＭＲにおける信号との差は、自己バイアス増幅器２７０と 差動増幅器２８５とのカスケード接続によって増幅される。増幅器２８５の出力 信号は、再生ラッチ（regenerating latch）２９０に印加される。この再生ラッ チは、ディジタル値の次のビットが論理的高レベル値となっている場合には論理 的高レベル状態に切り替わり、ディジタル値の次のビットが論理的低レベル値と なっている場合には論理的低レベル状態に切り替わる。自動ゼロ比較器の出力信 号は信号ＣＰＭＮであり、これはラッチ２９０の瞬時状態の反転バージョンであ る。 増幅器２７０は、一方の入力端子で入力信号ＶＩＮを受け取り、他方の入力端 子で信号ＶＩＮＲを受け取る差動増幅器である。信号ＶＩＮＲは、信号ＶＩＮの リターンパス（reture path）である。例えば、信号ＶＩＮが図１のＡＤＣへの 入力信号として接地平面（ground plane）に対して参照される場合、端子ＶＩＮ Ｒは、この接地平面に結合される。このリターン信号は、ＡＤＣに印加され、信 号ＶＩＮと干渉しうる任意の高周波同相モード信号（high frequency common mo de signal）をゼロにする。この信号までもがリターンパスに現れる程度まで、 これらの信号は、図２の回路により実行される差動増幅においてゼロにされる。 ほとんどの場合、信号ＶＩＮＲ及び節点ＶＳＵＭＲに印加される他の信号は、論 理的０値である。比較的高周波のノイズ信号が基板から伝播しているときに限り 、節点ＶＳＵＭＲにおける信号はゼロでなくなる。しかしながら、この例では、 節点ＶＳＵＭにもノイズ信号が存在している。増幅器２７０により増幅されるの は、節点ＶＳＵＭでの電位と節点ＶＳＵＭＲでの電位との差であるため、これら のノイズ信号は相殺しやすく、最終結果に重大な影響を与えない場合が多い。 このＡＤＣは、図２の比較器用のリターンパス信号を生成する並列回路を有し ている。このリターンパス信号は、入力パス中の同様の信号に対応している。こ の並列回路は、ＤＡＣ１２４、１２６、１２８及び１３０、並びに電圧基準分割 回路１４０内で生じる同相信号をゼロにするのに用いられる。以下では、“Ｒ” で終わる信号名は“Ｒ”を除いて同じ名前を有する信号に対応したリターンパス 信号を表すという規則を用いる。 同様に、文字“Ｎ”で終わるスイッチング信号は、“Ｎ”を除いて同じ名前を 有するスイッチング信号の反転バージョンである。簡単のため、相補スイッチン グ信号（complementary switching signal）を生成するために使用される逆変換 回路については説明しない。 図２の回路は、クロック信号ＣＫの１８周期にわたるディジタル化インタバル 中に、アナログ入力値ＶＩＮを表す完全な１２ビットディジタル値を生成する。 このインタバル中に実行される第１のステップは、校正ステップである。入力信 号ＶＩＮのサンプルは、位相Ｐ４の正方向遷移（positive-going transition） までは供給されない。この校正ステップは、位相Ｐ０からＰ３の間に生じる。 後述するが、図４に示されるように、位相Ｐ０の間、ＳＡＲ１２２は、信号Ｄ Ａ１、ＤＡ２、ＤＡ３、ＤＡ４、ＤＡ５及びＤＡ６、並びに対応するリターン信 号ＤＡ１Ｒ、ＤＡ２Ｒ、ＤＡ３Ｒ、ＤＡ４Ｒ、ＤＡ５Ｒ及びＤＡ６Ｒに関して論 理的０の値を与えるようにリセットされる。 位相Ｐ１及びＰ２にわたる時間間隔の間、図２ｂの回路は、信号ＰＳＭＰ及び ＰＳＭＰＮを生成する。これらの信号は、対応する伝達ゲート２３６及び２６８ に印加され、対応する節点ＶＳＵＭ及びＶＳＵＭＲを電位ＶＲＥＦまで事前充電 （precharge）する。ＶＲＥＦは、図１の基準発生回路１３６によって生成され る。この回路は、分圧回路（図示せず）を備えている。この分圧回路は、電位Ｖ ＲＥＦを、Ｖ_DD及びグランドによって画定される範囲のほぼ中央に設定する。本 発明の好適な実施形態では、Ｖ_DDは＋５ボルトである。従って、ＶＲＥＦの公称 値は２．５ボルトである。節点ＶＳＵＭ及びＶＳＵＭＲを２．５ボルトまで事前 充電するステップは、ＰＭＯＳ入力トランジスタ２７４及び２７６をバイアスし て、この２．５ボルト基準からの電位のわずかな変動を検出する。 前置増幅器２７０のバイアス点を正確に設定するために、節点ＶＳＵＭ及びＶ ＳＵＭＲは、この電位に設定される。前置増幅器２７０は、差動ＰＭＯＳ入力段 （トランジスタ２７４及び２７６）を用いて実現することができる。これらの入 力段は、その負荷要素として、一対のＮＭＯＳ電流源（トランジスタ２７８及び ２８０）を有している。トランジスタ２７８及び２８０のゲート電極は、電位Ｖ ＲＥＦを受け取るように結合されている。このため、これらのトランジスタは、 トランジスタ２７４及び２７６のドレイン電極とグランドとの間に固定抵抗パス を出現させる。 増幅器２７０は、同相ＤＣ受動クランプ回路（トランジスタ２８４）も使用す る。この受動クランプ回路は、節点Ａ１及びＡ２、すなわち対応するトランジス タ２７４及び２７６のドレイン電極、における電位を、いずれかの節点がＰＭＯ Ｓトランジスタ２８４ のしきい電位を超えている場合に平均化する抵抗である 。受動クランプ回路に加えて、増幅器２７０は、能動クランプ回路（トランジス タ２８２）を備えている。この回路は、比較の直前に、トランジスタ２７４及び ２７６のドレイン電極間に低インピーダンスパスを形成する。この低インピーダ ンスは、差動増幅器を効果的にリセットし、この増幅器が信号ＶＳＵＭ及びＶＳ ＵＭＲ間の増幅された差を表す出力信号を節点Ａ１及びＡ２間に生成する準備を 行う。 動作電力（operational power）は、トランジスタ２７２を介して前置増幅器 ２７０に与えられる。以下で述べるように、このトランジスタ２７２は、カレン トミラー（current mirror）の出力段を形成しており、このトランジスタ２７２ の入力段は、利得調節回路２１４のトランジスタ２１５によって与えられる。理 想的には、増幅器２７０は、信号ＶＳＵＭ及びＶＳＵＭＲの相対値にのみ基づい て、トランジスタ２７４及び２７６間の固定電流を分割する。増幅器の作用点は 、トランジスタ２７８及び２８０により定まる負荷抵抗によって設定される。更 に、増幅器２７０は、２個のトランジスタ２７９及び２８１を含んでいる。これ らのトランジスタは、対応する信号ＢＩＡＳＮ及びＢＩＡＳによって制御される 。これらの信号は、増幅器２７０のバイアスポイントを調節して、電位ＶＳＵＭ 及びＶＳＵＭＲ間のいかなる差であっても確実に増幅されるようにする。本発明 の好適な実施形態では、増幅器２７０は、約１０の利得を有している。 ＭＯＳデバイスであるトランジスタ２７４及び２７６は、電圧可変電流源とし て設計されていても良い。図２の回路では、トランジスタ２７４及び２７６の各 々のチャネル電流は、それらの対応するゲート電極に電位ＶＲＥＦを印加するこ とにより定められる。しかしながら、トランジスタ２７４か２７６のいずれかに よって供給された電流に差が生じる程度まで、比較器２７０が誤った結果を生み 出すような差動入力電位（differential input potential）の範囲があっても良 い。このバイアス回路は、トランジスタ２７４及び２７６がこれらのゲート電極 に電位ＶＲＥＦが印加されるときに同じ電流を確実に通すようにすることにより 、これらの誤りを自動的に訂正する動作を行う。自動バイアス回路のこの動作に ついては、後述する。 位相Ｐ１及びＰ２によって画定される時間間隔では、信号ＶＲＥＦがトランジ スタ２７４及び２７６のゲート電極に印加される。理想的には、トランジスタ２ ７４及び２７６の双方は、これらの導電領域において同じポイントでバイアスさ れるべきであり、従って、同じ量の電流を通すべきである。このようになってい ないと、節点Ａ１及びＡ２間の差動出力信号はゼロにならない。この電位は、差 動増幅器２８５によって増幅され、再生ラッチ２９０によって検出される。この ラッチ２９０は、検出された信号を伝達ゲート２９６を介して通す。この伝達ゲ ート２９６では、この信号が反転され、第１の交換コンデンサフィルタ（switch ed capacitor filter）２９７に印加される。この信号は、再び反転され、第２ の交換コンデンサフィルタ２９８に印加される。フィルタ２９７及び２９８では 、これらの信号は、位相Ｐ２の間、節点Ｚ１、Ｚ２、Ｚ３及びＺ４で寄生コンデ ンサを充電する。この後、クロック位相Ｐ３の間、任意の蓄積電荷が寄生コンデ ンサからコンデンサ２８３及び２７７へ送られる。 トランジスタ２７４と２７６との間で平衡がとれていない場合、コンデンサ２ ７７及び２８３の一方は、他方のコンデンサよりも高い電位に充電される。これ らの電位ＢＩＡＳＮ及びＢＩＡＳは、順次に、トランジスタ２７９及び２８１の ゲート電極に印加される。ＢＩＡＳＮがＢＩＡＳよりも大きい場合、トランジス タ２７８により与えられる負荷抵抗は、トランジスタ２８０により表される負荷 抵抗よりも大きな量だけ低減される。これにより、トランジスタ２７４及び２７ ６の相対バイアスポイントが変化する。この調節は、バイアス電位ＢＩＡＳ及び ＢＩＡＳＮについて相対的に安定な値が確立されるまで、数回のディジタル化サ イクルを通じて継続する。これらの電位が確立されると、差動増幅器２７０がバ イアスされ、ＶＳＵＭとＶＳＵＭＲとの間の小さな差ですら適切に増幅されて、 第２の前置増幅器２８５へ送られるようになる。 更に、ＶＳＵＭ及びＶＳＵＭＲ間の差動信号が十分に大きい場合、受動クラン プトランジスタ２８４のＯＮ抵抗は、ＰＭＯＳ差動入力トランジスタ２７４及び ２７６に対する負荷として働く。この負荷抵抗は、前置増幅回路２７０の電圧利 得及び出力インピーダンスを低減し、これによって前置増幅器の時定数を低減し 、その過渡応答回復時間（transient response recovery time）を改善する。節 点Ａ１及びＡ２における信号電圧の差動性（即ち、反位相性）のため、トランジ スタ２８４によって発生させられる平均電位は、小さな信号成分しか有しない。 前置増幅器２７０の出力信号Ａ１及びＡ２は、前置増幅器２８５の対応する入力 端子Ａ１及びＡ２に与えられる。 前置増幅器２８５は、動作電流の量が半分にされること、及び自動バイアス回 路がないこと、を除いて、前置増幅器２７０と本質的に同じである。従って、前 置増幅器２８５は詳細には説明しない。前置増幅器２８５の出力信号は、節点Ｙ １及びＹ２間の電位差として与えられる。本発明の好適な実施形態では、前置増 幅器２８５は約６の利得を有しており、従って、ＶＩＮとＶＩＮＲとの間のいか なる差も、それが差動ラッチ２９０に印加される前に、６０の比率で増幅される 。 この電位差は、差動ラッチ２９０のトランジスタ２９５及び２９３のゲート電 極に印加される。このラッチ２９０は、複数のコンデンサ２９１が追加されてい ることを除いて、私の特許の中で説明されているものと本質的に同じである。こ れらのコンデンサは、ラッチのノイズ帯域幅を制限し、これによって、その感度 を高める。信号ＣＫの各パルスの前に、進相クロック信号（phase leading cloc k signal）ＣＫＳＮは、２個のトランジスタ２９２及び２９４のゲート電極に印 加される。これらのトランジスタは、導電状態となったときに、コンデンサ２９ １を放電し、ラッチ２９０を効果的にリセットする。ラッチがリセットされた直 後、その次の状態が、増幅器２８５により与えられる電位Ｙ１とＹ２との差によ って定められる。 ラッチ２９０の状態は反転され、ゲート回路に印加される。このゲート回路は 、信号ＣＫによって状態信号をゲート制御し、有効な状態値のみが信号ＣＫの正 方向パルスと同期して確実に提供されるようにする。ゲート制御されたこの信号 は、反転され、比較器ＣＭＰＮの出力信号として供給される。 通常の動作では、校正ステップが上述のように位相Ｐ０〜Ｐ３で実行された後 、入力信号ＶＩＮ及びリターン信号ＶＩＮＲが、定インピーダンスサンプリング スイッチ２１０及び２４０を用いて、対応するコンデンサ２２２及び２５２上へ サンプリングされる。これらのスイッチについては、図３を参照しながら後述す る。加算接続点ＶＳＵＭへの他の入力信号は、アナログ電位ＤＡ２、ＤＡ３、Ｄ Ａ４、ＤＡ５及びＤＡ６であり、加算接続点ＶＳＵＭＲへの他の入力信号は、ア ナログ電位ＤＡ２Ｒ、ＤＡ３Ｒ、ＤＡ４Ｒ、ＤＡ５Ｒ及びＤＡ６Ｒである。これ らの電位は、図１のＤＡＣ１２６、１２８及び１３０によって供給される。加算 接続点ＶＳＵＭへの最終的な入力信号は信号ＢＡＬであり、これは、コンデンサ ９１８を介して利得調節回路２３４により印加される。位相Ｐ４の間、電位ＤＡ ２、ＤＡ２Ｒ、ＤＡ３、ＤＡ３Ｒ、ＤＡ４、ＤＡ４Ｒ、ＤＡ５、ＤＡ５Ｒ、ＤＡ ６及びＤＡ６Ｒは、ＶＩＮのサンプリング中、これらの公称低レベルに固定され る。この構成では、コンデンサ２２２の左側がＶＩＮに充電され、コンデンサ２ ２２の右側はＶＲＥＦに充電される。一方、コンデンサ２５２の右側及び左側は 、それぞれＶＩＮＲ及びＶＲＥＦに充電される。 次に、伝達ゲート２３６及び２６８が、信号ＰＳＭＰ及びＰＳＭＰＮに応答し て閉じられ、節点ＶＳＵＭ及びＶＳＵＭＲをＶＲＥＦから切断する。これにより 、ＰＳＭＰの負方向遷移（negative-going transition）からの容量結合クロッ ク成分とＰＳＭＰＮの正方向遷移からの容量結合クロック成分との非平衡に起因 して、ＳＵＭ上の電圧を小さな残留オフセット値（residual offset value）だ け変化させることが可能になる。 次に、定インピーダンスサンプリングスイッチ２１０及び２４０は、対応する コンデンサ２２２及び２５２を入力信号ＶＩＮ及びＶＩＮＲから切断する。伝達 ゲート２２０及び２５０は開かれ、コンデンサ２２２の左側をアナログ電位ＤＡ １に接続し、コンデンサ２５２の右側をアナログ電位ＤＡ１Ｒに接続する。ＤＡ １及びＤＡ１Ｒの双方は、ＤＡＣ１２４によって与えられる。定められた整定時 間（settling time）の後、節点ＶＳＵＭ及びＶＳＵＭＲでの電圧は、等式（１ ）及び（２）に従って定められる。 ここで、ＢＡＬ及びＢＡＬＲは、後述する回路２１４の出力に生じた電位であり 、Ｃｘは、コンデンサＸの静電容量を表しており、ＣＴ及びＣＴＲは、節点ＶＳ ＵＭ及びＶＳＵＭＲでの対応する全静電容量であり、これらはそれぞれ等式（３ ）及び（４）により定められる。 ここで、Ｃpsum及びＣpsumＲは、対応する節点ＶＳＵＭ及びＶＳＵＭＲでの寄生 容量である。 節点ＶＳＵＭでの電圧は、入力信号ＶＩＮと、ＤＡＣ１２４、１２６、１２８ 及び１３０によって与えられる電位ＤＡ１〜ＤＡ６の合計と、の差に対応してい る。同様に、節点ＶＳＵＭＲでの電位は、リターン信号ＶＩＮＲと、電位ＤＡ１ Ｒ〜ＤＡ６Ｒの合計と、の差に対応している。コンデンサは、ＤＡＣ１２４、１ ２６、１２８及び１３０によって供給される電荷を適切な割合で合計するように 大きさが調整されている。本発明の好適な実施形態では、コンデンサ２２２〜２ ３４及びコンデンサ２５２〜２６４は、表１に示される値を有している。なお、 ここでは、単位容量値をＣとおいている。 本発明の好適な実施形態では、Ｃは５０フェムトファラッド（ｆＦ）である。 コンデンサ２２４に対するコンデンサ２２２の精密容量比（exact capacitanc e ratio）の変動、及びコンデンサ２５４に対するコンデンサ２５２の同様の変 動は、自動校正ループ内で回路２１４により補償される。なお、比の公称値は２ である。 本発明の好適な実施形態では、全てのコンデンサは、蒸着層間誘電膜を用いて 作製される。周知のように、この様にして作製された複数のコンデンサは、通常 、小レイアウト範囲（約１２０μｍ×１２０μｍ）にわたって１％よりも好適に マッチングすることができる。マッチングされた複数のコンデンサの並列接続を 用いることで、静電容量を効果的に増倍することができる。自動ゼロ比較器１２ ０の各々で使用されるコンデンサの相対値は、１２ビットＡＤＣについて±０． ２５ＬＳＢよりも優れた精度を達成するように調節しても良い。 回路２１４は、電圧ＤＡ２及びＤＡ２Ｒの高線形可変減衰（highly linear va riable attenuation）をもたらす。本発明の好適な実施形態では、この減衰は、 ０〜２５０ｍｖの入力信号範囲にわたって適用される。回路２１４の利得は、＋ ０．２から−０．２まで調節することができる。回路２１４によって与えられる 出力信号ＢＡＬ及びＢＡＬＲのＤＣオフセットは、臨界ではない。これは、この 適用例では、これらの信号が節点ＶＳＵＭ及びＶＳＵＭＲに容量結合されている ためである。しかしながら、回路２１４は、ＶＤＤ及びＶＲＥＦの変動に対して 好適な同相除去を与えるように設計されている。 回路２１４は、２個の同一回路２１２及び２４２を含んでいる。これらの回路 は、それぞれ信号ＢＡＬ及びＢＡＬＲを供給する。簡単のため、これらの回路の うちの一つである回路２１２のみを詳細に説明する。利得調節回路は、２個の交 換コンデンサフィルタ２９９及び３００によって生成される校正電位ＣＡＬ及び ＣＡＬＮを使用する。これらのフィルタは、上述の交換コンデンサフィルタ２９ ７及び２９８と同じように動作する。但し、フィルタ２９９及び３００は、位相 Ｐ３の間にラッチ２９０により供給される出力信号を累積するように動作するの に対し、フィルタ２９７及び２９８は、位相Ｐ２の間に供給された出力信号を累 積するように動作する。位相Ｐ３の間のラッチ２９０の出力信号は、自動校正位 相Ｐ２の間に測定されたＶＳＵＭ及びＶＳＵＭＲ間の増幅された差分である。Ｖ_FS が、位相Ｐ２の自動校正サイクル中、ＡＤＣ１１０によって変換可能なフルス ケール電圧である場合、ＤＡ１はＶ_FS／１６からゼロに切り替えられ、一方、Ｄ Ａ２は、０からＶ_FS／１６（信号ＤＡ２に関して供給されうる最大の電位）に切 り替えられる。これらの変化後におけるＶＳＵＭ及びＶＳＵＭＲの正味の変化は 、ゼロとなるはずである。この差動信号がゼロでない範囲で、この信号は検出及 び累積されて、信号ＣＡＬ及びＣＡＬＮが形成される。このため、信号ＣＡＬ及 びＣＡＬＮは、差動増幅器２７０に与えられる入力値ＤＡ１及びＤＡ２間の微差 を線形差動減衰器（linear differential attenuator）２１２及び２４２に補償 させる。これらの入力値は、所望の容量比からの変動によって生じる。 この線形差動減衰器２１２は、トランジスタ２０２、２０３、２０４、２０６ 、２０７、２０８、２０９、２１１及び２１３によって構成されている。この減 衰器は、制御電位ＢＡＬを生成する制御電圧ＣＡＬ及びＣＡＬＮに基づいて、Ｄ ＡＣ１２６の出力信号の一つである信号ＤＡ２から取り出される反転信号及び非 反転信号の一部を加算する。 この減衰器への入力信号は、ＤＡＣ１２６によって供給される信号ＤＡ２であ る。減衰された後、加算接続点ＶＳＵＭで信号に足し戻されて、コンデンサ２２ ２及び２２４間のコンデンサ比の変動を補償するのは、この信号である。 減衰器２１２は、信号ＣＡＬ及びＣＡＬＮによって制御される。トランジスタ ２０６及び２０８は、トランジスタ２０２及び２０３によって供給される電流を 分割するＰＭＯＳ差動対（differential pair）を形成している。これらのトラ ンジスタ２０２及び２０３は、カレントミラーの出力脚部（output leg）に位置 している。カレントミラーの入力脚部（input legs）は、トランジスタ２１５及 び２１７である。トランジスタ２１７のゲート電極は、電位ＶＲＥＦを受けとり 、トランジスタ２１５を介して固定電流を引き出すように結合されている。トラ ンジスタ２１５、２０２及び２０３は、カレントミラーとして構成されているた め、トランジスタ２０２及び２０３の各々のドレイン電流は、トランジスタ２１ ５のドレイン電流と合致している。 ＰＭＯＳトランジスタ２０６のゲート電極がＶＡ（０）に結合されているため 、電位ＤＡ２が０ボルトに等しいとき、差動増幅器は平衡がとられる。この例で は、トランジスタ２０６及び２０８の双方を流れるドレイン電流は、トランジス タ２１７を通過して流れる電流に等しい。トランジスタ２０２及び２０３は、比 較的低いインピーダンスを有しており、比較的小さなドレイン−ソース間電圧降 下（Ｖｄｓ）を有した対応出力特性の線形部分で、抵抗器として動作する。節点 Ｘ１での信号は、トランジスタ２０８のゲート電極に印加される信号ＤＡ２と反 対の位相を有しており、一方、節点Ｘ２での信号は、信号ＤＡ２と位相がそろっ ている。 利得調節回路２１２の出力信号ＢＡＬは、節点Ｘ１及びＸ２における電位の線 形和（linear summation）である。これらの電位は、抵抗器２１１と２１３との 抵抗比（ＣＡＬとＣＡＬＮとの比に比例）に応じて、信号ＤＡ２と位相がそろっ た状態となったり、位相がずれた状態となっても良い。この回路は、図１のＤＡ Ｃ１２６内で、約−．０２から＋．０２までの利得の調節範囲を与える。これに より、コンデンサ２２２及び２２４の対とコンデンサ２５２及び２５４の対との 間の容量比の予測変動が十分に補償される。 図３は、定インピーダンスサンプリングスイッチ（ＣＩＳＳ）２１０として使 用するのに適した回路の概略図である。スイッチ２４０についても、同一の回路 を使用することができる。定インピーダンススイッチ２１０及び２４０は、入力 信号ＶＩＮ及びＶＩＮＲを対応する節点ＶＳＵＭ及びＶＳＵＭＲに向けてゲート 制御する伝達ゲートに替わるものである。 伝達ゲートは、共通のソース及びドレイン接続を有するＰＭＯＳトランジスタ 及びＮＭＯＳトランジスタである。相補制御電位（comlementary control poten tial）がＰＭＯＳ及びＮＭＯＳデバイスのゲート電極に印加されており、伝達さ れている信号についての導電パスが瞬時信号電圧にかかわらず存在するようにな っている。周知のように、ＭＯＳトランジスタがそれ以下では導電性を有しない というゲートーソース間電圧（Ｖ_GS）のしきい値が存在している。Ｖ_GSがこのし きい電圧よりも十分に高いときは、トランジスタは、線形インピーダンスを示す 。しかしながら、Ｖ_GSがこのしきい電圧に近いときは、トランジスタは、非線形 インピーダンスを示す。ＮＭＯＳ及びＰＭＯＳデバイス間のサイズ比を注意深く 選択することにより、両デバイスがこれらのしきい電圧以上であるときに、これ ら２個のデバイスの並列接続による全インピーダンスを、比較的一定にすること ができる。しかしながら、この定インピーダンスは、一般に、２．５ボルト付近 の比較的小さな範囲に限定されている。この範囲外の信号については、上記のデ バイス対は、非線形インピーダンスを示す場合がある。この非線形インピーダン スは、伝達ゲートが通過させている信号内に高調波ひずみを生じさせる。 図３の回路は、サンプリングされている信号の振幅に関係なく実質的に一定の インピーダンスを有するサンプリングスイッチを提供することにより、この高調 波ひずみを防止する。要約すると、信号ＶＩＮは、ＮＭＯＳトランジスタ３２６ によって選択的に通過させられる（サンプリングされる）。このトランジスタの ゲート電極は、トランジスタ３２６が通過させている信号ＶＩＮの瞬時電位と関 係なく、トランジスタの導電状態時にＶ_GSがＶ_DDに近いほぼ一定値に保持される ように制御される。 このスイッチは、信号ＰＶＩ、ＰＣＡ、ＰＣＡＮ、ＰＣＢ及びＰＣＢＮによっ て制御される。信号ＰＶＩは、図２ａの回路によって生成される。信号ＰＣＡは 、ＰＣＡＮ、ＰＣＢ及びＰＣＢＮは、図２ｃの回路によって信号ＰＶＩから生成 される。 図３では、制御信号ＰＶＩが論理的０（例えば０ボルト）であるとき、信号Ｐ ＣＡは論理的１（例えば５ボルト）であり、信号ＰＣＢは論理的０である。この 状態で、トランジスタ３１０及び３２２は導電性であり、トランジスタ３１２は 非導電性であり、従って、トランジスタ３１６のゲート電極、及びトランジスタ ３１４により形成されるコンデンサは、Ｖ_DD−Ｖ_tn（例えば、４ボルト。ここで 、Ｖ_tnはＮＭＯＳトランジスタについてのしきい電圧である。）に実質的に等し い電位まで充電される。これにより、トランジスタ３１６は導電性となり、また 、ＰＶＩが論理的０であることから、トランジスタ３１８及び３２０によって形 成されるコンデンサ、及びトランジスタ３２６のゲート電極が放電して論理的０ 状態になる。更に、ＰＣＢが論理的０であるため、伝達ゲート３２４は非導電性 であり、ＶＩＮはＶＯＵＴから完全に絶縁されている。 ＰＶＩの正方向遷移によって、ＰＶＩが論理的０になってから２ｎｓ後にＰＣ Ａが論理的０になり、さらに２ｎｓ後にＰＣＢが論理的１になるように時間調整 されたスイッチングシーケンスが開始する。ＰＶＩが論理的０になると、比較器 ３１４は、トランジスタ３１６のゲート電極を約９ボルトの電位にし、トランジ スタ３１６を導電性に維持する。トランジスタ３１６が通過させる論理的１信号 は、トランジスタ３１８及び３２０により形成されたコンデンサ、並びにトラン ジスタ３２６のゲート電極を約５ボルトに充電する。２ｎｓ後、ＰＣＡが論理的 ０になるとき、トランジスタ３２２は非導電性となり、トランジスタ３１８及び ３２０によって形成されるコンデンサの底部端子を絶縁する。同時に、トランジ スタ３１２は導電性となり、コンデンサ３１４は放電され、トランジスタ３１６ は非導電性にされる。さらに２ｎｓ後、信号ＰＣＢは論理的０になって、伝達ゲ ート３２４を導電性にし、コンデンサ３１８、３２０の底部を入力信号ＶＩＮに 接続する。 コンデンサ３１８、３２０に蓄積された電荷のために、トランジスタ３２６の ゲート電極は、ＶＩＮ＋５ボルトにほぼ等しい電位まで“ブートストラップ”さ れる。トランジスタ３２６のゲートーソース間電圧がコンデンサ３１８、３２０ の記憶容量によって固定値に保持されているため、スイッチングトランジスタ３ ２６のインピーダンスは、入力信号ＶＩＮの値の広範囲にわたってほぼ一定に維 持される。 このため、定インピーダンスサンプリングスイッチ２１０及び２４０は、信号 ＰＶＩが論理的１であるとき、対応する信号ＶＩＮ及びＶＩＮＲを、クロック位 相Ｐ３の正方向遷移とクロック位相Ｐ４の正方向遷移との間の時間中に、高調波 ひずみが実質的にない状態で通過させる。 図４は、図１のＳＡＲ１２２の好適な実施形態を示している。このＳＡＲは、 １３個のほぼ理想的な回路を含んでいる。これらの１３個の回路は、データの１ ２ビットに加えて１個のオフセットビットに対応している。便宜的に、より上位 のビット位置Ｄ（６）〜Ｄ（１１）の値を保持する回路を図面の右側に示し、よ り下位のビット位置Ｄ（０）〜Ｄ（５）の値を保持する回路は左側に示してある 。値Ｄ０６を保持する回路は、オフセットビットに関するものであり、これにつ いては後述する。 最上位ビットＤ（１１）の値を保持する回路は、相互結合されたＮＡＮＤゲー ト４１０及び４１２によって形成されたラッチ回路を含んでいる。この構成では 、ゲート４１０へのラッチ入力端子は、反転セット（Ｓ′）入力であり、ゲート ４１２へのラッチ入力端子は、反転リセット（Ｒ′）入力であり、ゲート４１２ により与えられる出力信号は、ラッチの反転状態（Ｑ′）である。ゲート４１２ の出力端子は、インバータ４１６に接続されている。このインバータ４１６は、 ＳＡＲ１２２によって保持される最上位ビットの状態を値Ｄ（１１）に与える。 ビットＤ（１１）のディジタル値が記憶される前に、ラッチ回路は、ＮＡＮＤゲ ート４１０のＳ′入力端子にインバータ４１４を介して印加されるクロック位相 Ｐ４の反転バージョンによってセットされる。位相Ｐ４のパルスの後は、Ｄ（１ １）は、論理的０である。 比較器１２０の出力信号ＣＭＰＮは、インバータ４２２に印加される。このイ ンバータ４２２は、信号ＣＭＰＲＳＴをＮＡＮＤゲート４２４の一方の入力端子 に順次に送る。他方の入力端子は、クロック位相Ｐ５を受けとるように結合され ている。位相Ｐ５のパルスが発生するとき、ＮＡＮＤゲート４２４によって供給 される出力信号は、信号ＣＭＰＲＳＴの反転バージョンである。この反転信号が 論理的１である場合に、ラッチがセットされ、Ｄ（１１）の値が論理的１になる 。しかし、ゲート４２４によって供給される出力値が論理的０である場合は、ラ ッチはリセットされ、Ｄ（１１）の値は論理的０になる。 ビットＤ（１１）を保持するこのラッチは、位相Ｐ０によって最初にリセット される。この位相Ｐ０は、反転されて、ＮＡＮＤゲート４１２のＲ′入力端子に 印加される。ビットＤ（１０）、Ｄ（９）、Ｄ（７）、Ｄ（６）、Ｄ０６、及び Ｄ（５）〜Ｄ（０）を保持するラッチも、位相Ｐ０によって最初にリセットされ る。ビットＤ（８）を保持するラッチは、位相Ｐ０によって最初にセットされた 後、位相Ｐ２の反転バージョンである信号Ｐ２Ｎによってリセットされる。信号 Ｐ２Ｎは、ビットＤ（７）、Ｄ（６）及びオフセットビットＤ０６を保持するラ ッチもリセットする。位相Ｐ０によってリセットされるのに加えて、Ｄ（７）、 Ｄ（６）及びＤ０６を保持するラッチは位相Ｐ３によってリセットされ、ビット Ｄ（５）を保持するラッチは位相Ｐ９によってリセットされる。 これらの様々なセット信号及びリセット信号を除けば、ビットＤ（１０）〜Ｄ （０）の各々やオフセットビットを保持するこれらのラッチは、ビットＤ（１１ ）を保持するラッチと同様に動作する。ビットＤ（１１）〜Ｄ（０）及びオフセ ットビットＤ０６を保持するこれらのラッチの各々は、相補信号ＭＸ及びＭＸＮ によって駆動される伝達ゲートに接続されている。図４ａに示されるように、こ れらの信号は、位相Ｐ１７から生成される。これらの信号が伝達ゲートに印加さ れると、ディジタル値から構成される対応ビットが、ビットＭＤ（１１）〜ＭＤ （０）としてＳＡＲ１２２から読み出される。更に、オフセットビットが信号Ｍ Ｄ０６として与えられる。これら１３個のビットは、マルチプレクサ１３２に送 られる。マルチプレクサ１３２は、これらのビットをフォーマット変換器１３４ に向かわせる。このフォーマット変換器１３４は、図５を参照しながら詳細に説 明するが、この１３ビット値を図１のＡＤＣの１２ビット出力値に変換する。 表２は、異なるクロック位相に応じたＳＡＲビットＤ（１１）〜Ｄ（０）のセ ット及びリセットを表している。この表では、ディジタル化アナログ値に基づく 値にＳＡＲビットがセットされることを示すために文字Ｖが用いられている。 表２に示されるように、図１のＡＤＣ１１０の各々は、ディジタル化されるこ とになっている次のビットに対応したＳＡＲ中の１ビットをセットした後、その ビットセットとともに部分ディジタル語から生成されたアナログ値を、入力アナ ログ値ＶＩＮと比較する。入力値がＳＡＲから生成された値よりも小さい場合、 そのビットはリセットされ、それ以外の場合は、セットされたままとなる。 Ｄ（５）の位相Ｐ４〜Ｐ８を介して与えられた論理的１値は加算され、ＳＡＲ がアナログ入力信号ＶＩＮの値を最初に不完全に予測するようになる。これによ り、高位のビットが、その精度レベルをＤ（５）の値のオーダまで一時的に低減 することにより求められているときには、比較器の速度が上昇する。これらのビ ットが求められると、Ｄ（５）は論理的０にリセットされ、最終の正確なディジ タル値が確実に生成されるようになる。余剰状態Ｄ０６は、Ｄ（５）を最初に論 理的０にセットすることにより生じうる任意の一時的エラーを補償するために使 用される。 レジスタの位置５のビットに割り当てられた余剰重み（extra weight）は、１ ／１２８Ｖ_FSに等しい。この余剰重みは、オフセット補償として使用され、比較 器が余剰重みがない場合よりも高速で動作できるようにする。抵抗容量（ＲＣ） 回路網によってある電圧に充電するのに必要となる時間はＲＣ時定数によって定 まるので、節点ＶＳＵＭ及びＶＳＵＭＲでの電圧は、瞬時に充電電圧に変化する ことはない。「整定時間」と称される遅延が存在し、これは、ＲＣ時定数及び電 圧変化の大きさに関連する。小さな「オフセット」電圧をアナログ電圧ＤＡ２に 最初に加えることにより、ＭＳＢ（即ち、Ｄ（１１）〜Ｄ（８））という高位の 値が求められるサイクルの間、比較器４０は、要求される整定時間がこれ以外の 場合に許容するものよりも高速で、かつ、正確に動作することができる。即ち、 この比較器は、この小さな補償電圧（一時的にアナログ電圧ＤＡ２に印加される ）により、比較器がそのサンプリング中、全整定時間にわたって遅延される場合 に可能な速度よりも高速で、これらの高位値ビットの正確な決定を行うことがで きる。 節点ＶＳＵＭ（等式（１）を見よ）での電圧変化が小さくなり、より多くの「 ビット」が求められ、ＳＡＲ１２２に格納されると、整定時間は減少する。ＳＡ Ｒ１２２の動作中の適切な点でオフセット補償電圧は除去され、比較器１２２は 、依然として高速で正確に動作する。この比較器１２２は、この速度でクロック 同期されている。 比較器１２２が、節点ＶＳＵＭ及びＶＳＵＭＲで生じた電位をこれ以外の場合 に整定時間が許容するよりも速く比較しているとき、この比較器（オフセット電 位なし）は、誤った比較（整定時間誤り）を生み出す場合がある。例えば、端子 での入力電圧が２進値“１／２”よりも大きいのに、比較器が“１／２”は２進 数字の部分和（partial sum）に含まれていないと誤った場合、部分和の残りの 数字の最大の２進値は、常に“１／２”よりも小さくなる。一方、入力電圧が値 “１／２”よりも小さいのに、比較器が“１／２”は２進数字の部分和に含まれ ていると誤った場合、より低位のビット値を用いて部分和を低減することはでき ない。 整定時間誤りは、適切な値のオフセット電圧（ＶＯ）を選択することにより防 ぐことができる。このＶＯの値は比較的小さい（例えば、１／６４Ｖ_FS）が、高 位ビット（ここでは、節点ＶＳＵＭでの電圧変化が比較的大きく、そのため整定 時間は長めである）を求める際に整定時間が補償される程度には大きい。電圧Ｖ Ｏ／２（即ち、Ｄ（５）に対応する電圧）をアナログ電圧ＤＡ２に加えることに より、ＳＡＲ１２２で部分和に寄与するビットについての加重値（weighted val ue）は、ＶＩＮ−ＶＯ２に収束する。 ＶＯよりも大きな値で重み付けされたビットについて部分和を求めた後、アナ ログ電圧ＤＡ２に関するＶＯ／２オフセットは除去され（即ち、ＳＡＲ１２２の ビットＤ（５）がリセットされ）、余剰クロックサイクル（Ｄ０６）が与えられ る。この余剰サイクルにより、オフセット電圧ＶＯの加重値が、ＳＡＲ１２２中 の部分値により表される部分和に加算されるべきか、或いは除去されるべきかを 比較器４０が決定できるようになる。加算された場合、部分値中の誤差はゼロで ある。除去された場合、誤差は−ＶＯ／２である。この後、次のサイクルでは、 ＶＯ／２の加重値を有する次のビットが除去されるか、或いは部分値に加算され る。加算された場合、前の和の−ＶＯ／２の誤差は訂正される。除去された場合 は、訂正されるべき誤差は存在しない。いずれの場合も、オフセット誤差のない ＶＩＮは、現在、ＳＡＲ１２２に格納された部分値によって表されている。この 後、部分和の残りの低位ビットが、ＶＩＮのＮ＋１ビット値を取得するために求 められる。 ＳＡＲ１２２において、電圧ＶＯは、Ｄ（６）（１／６４）によって表される ２進重み（binary weight）を有しており、ＶＯ／２は、Ｄ（５）（１／１２８ ）の２進重みを有している。ビットＤ０６は、比較器誤差がゼロ又は−ＶＯ／２ のどちらであるかに応じて、位相Ｐ１０で加算され、或いは加算されない。上述 のように整定時間はもはや関係ないので、その後、比較器４０は、オフセットを 有しない残りのビットを求める際、通常のクロックサイクルを継続する。 図６では、図１のＭＳＢＤＡＣ１２４の好適な実施形態が示されており、４個 のＭＳＢ値Ｄ（１１）、Ｄ（１０）及びＤ（９）並びにＤ（８）の入力２進コー ドが、図２の比較器に与えられるアナログ値ＤＡ１及びＤＡ１Ｒに変換されてい る。図６の回路は、プリデコーダ６１０及び選択回路１６２を備えている。プリ デコーダ６１０は、値Ｄ（１１）、Ｄ（１０）、Ｄ（９）及びＤ（８）、並びに これらの値の論理補数ＤＮ（１１）、ＤＮ（１０）、ＤＮ（９）及びＤＮ（８） から、８個のディジタル値Ａ（０）〜Ａ（３）（以下、Ａ（０：３））及びＢ（ ０）〜Ｂ（３）（以下、Ｂ（０：３））を生成する。これらの値を生成するプリ デコーダ回路は、図７に示されている。値Ａ（０：３）及びＢ（０：３）は、図 ８ａ、８ｂ及び８ｃに示される選択回路６１２に与えられる。この回路は、論理 回路８１０を含んでいる。この論理回路８１０は、８個の信号Ａ（０：３）及び Ｂ（０：３）を１６個の制御信号Ｔ（０）〜Ｔ（１５）（以下、Ｔ（０：１５） ）に変換する。これらの信号は、図８ｂ及び８ｃに示されるように、順次に伝達 ゲートに印加されて、アナログ信号ＤＡ１及びＤＡ１Ｒを生成する。選択回路６ １２は、一対の１６対１マルチプレクサであり、各マルチプレクサは、１６個の 電圧信号ＶＡ（０）〜ＶＡ（１５）又はＶＡＲ（０）〜ＶＡＲ（１５）のうちの １個を選択し、対応する出力信号ＤＡ１及びＤＡ１Ｒとして供給する。 プリデコーダ６１０及び選択回路の論理回路の動作は、表３にまとめることが できる。表３は、入力データ値Ｄ（１１）〜Ｄ（８）を、制御変数Ｔ（０：１５ ）についての値に翻訳している。簡単のため、反転信号ＴＮ（０：１５）の発生 は図示していない。これらの信号は、対応する信号Ｔ（０：１５）の論理反転で ある。 図８ｂでは、アナログ電位ＤＡ１は、制御変数Ｔ（０：１５）の値に基づいて 数個の電圧ＶＡ（０）〜ＶＡ（１５）のうちの１個を供給することにより生成さ れる。図８ｃは、数個の電圧ＶＡＲ（０）〜ＶＡＲ（１５）のうちの１個として アナログ電位ＤＡ１Ｒを供給する同一の回路を示している。これらの電圧の発生 は、図１５、１６及び１７を参照しながら、後で詳細に説明する。 図９、１０ａ及び１０ｂは、アナログ電位ＤＡ２及びＤＡ２Ｒを生成するＤＡ Ｃ１２６として使用するのに適した回路の図であり、一部でブロック図形式が採 用されている。ＤＡＣ１２４と同様に、図９、１０ａ及び１０ｂに示されるＤＡ Ｃは、制御信号ＴＢ０〜ＴＢ１９（以下、ＴＢ（０：１９））を生成する図９の 論理回路を含んでいる。これらの制御信号は、図１０ａ及び１０ｂに示される複 数の伝達ゲートを制御して、アナログ電位ＤＡ２及びＤＡ２Ｒを生成する。 図９の論理回路の動作は、表４にまとめられている。 表４で値Ｄ０６で示される論理関数は、図１の自動ゼロ比較器１１０への入力 での静電容量に印加される信号がより速く整定するように、Ｄ（５）位置を介し て加算されるオフセットを補償する。信号ＴＢ（０）〜ＴＢ（１９）の二重状態 は、同じアナログ入力値に応答して生成されうるディジタル値を表している。 図１０ａ及び１０ｂでは、信号ＴＢ（０：１９）が、対応する様々な伝達ゲー トに制御信号として印加される。これらの伝達ゲートは、基準電圧ＶＢ（０）〜 ＶＢ（１９）のうちの対応する異なる１個を選択的に通過させるように結合され ている。基準電圧ＶＢ（０）〜ＶＢ（１９）は、図１の抵抗分割回路網１４０に よって、アナログ出力信号ＤＡ２として生成される。この抵抗分割回路網は、図 １５、１６及び１７を参照しながら、後で詳細に説明する。 図１１、１２、１３及び１４は、図１のＤＡＣ１２８及び１３０として使用す るのに適した１ビットディジタル−アナログ変換器の論理図であり、一部、概略 図形式が採用されている。図１１及び図１２に示されるＤＡＣは、対になってＤ ＡＣ１２８を形成し、一方、図１３及び図１４に示されるＤＡＣは、対になって ＤＡＣ１３０を形成している。これらのＤＡＣは同一であるから、図１１のＤＡ Ｃ一つだけを詳細に説明する。この図では、ＳＡＲ１２２からの２進値Ｄ（３） が、ラッチ１１１２のセット入力端子に与えられ、一方、インバータ１１１０に よって供給される２進値の反転バージョンが、このラッチのリセット入力端子に 与えられる。ラッチ１１１２のＱ出力端子は、２個の伝達ゲート１１１６及び１ １２０を制御するように結合されており、一方、このラッチのＱ′出力端子は、 別の２個の伝達ゲート１１１４及び１１１８を制御するように結合されている。 ゲート１１１６及び１１２０は、ビットＤ（３）が論理的１であるときに、電圧 ＶＢ（４）及びＶＢＲ（４）を、それぞれ対応するアナログ電位ＤＡ３及びＤＡ ３Ｒとして供給し、一方、ゲート１１１４及び１１１８は、ビットＤ（３）が論 理的０であるときに、電圧ＶＢ（０）及びＶＢＲ（０）を、対応する電位として 供給する。図１２、１３及び１４に示される回路は、これらがＳＡＲ１２２の異 なるビットを使用し、これらの対応するビットが論理的１状態のときに異なる電 圧を供給することを除いて、図１１の回路と同様に動作する。 図１４のＤＡＣは、ＳＡＲ１２２のビットＤ（０）が論理的１のときに、基準 電圧ＶＢＭ０１を通過させる。図１５を参照しながら後で説明するように、基準 電圧ＶＢ（１）及びＶＢＭ０１間や基準電圧ＶＢＭ０１及びＶＢ（０）間のステ ップサイズは、この抵抗回路網上の任意の他の２個の隣接タップ間のステップサ イズの２分の１である。このようなステップサイズの差は、信号ＤＡ６を図２の 自動ゼロ比較器に結合させるために使用される図１のコンデンサ２３２を補償す る。本発明の好適な実施形態では、このコンデンサは、信号ＤＡ３、ＤＡ４及び ＤＡ５を比較器４０に結合させるために使用されるコンデンサ２２６、２３８及 び２３０と同じ静電容量を有している。このようなより小さなステップサイズに よって、ビットＢ（０）に応じて供給される電位を、節点ＶＳＵＭでの加重合計 （weighted sum produces）中で適切な重みが受け取られるようにセットするこ とが可能になる。同じことは、電位ＤＡ６Ｒを節点ＶＳＵＭＲに結合するコンデ ンサ２６２や電圧ＶＢＭＲ０１についても当てはまる。 図１５は、２個の電圧分割回路網１５１０及び１５１２の概略図である。これ らの回路網は、電圧ＶＡ（０）〜ＶＡ（１６）、ＶＢ（０）〜ＶＢ（１９）、Ｖ ＡＲ（０）〜ＶＡＲ（１６）及びＶＢＲ（０）〜ＶＢＲ（１９）を生成するため に使用される。回路網１５１０は、高基準電圧ＶＲＨＦと低基準電圧ＶＲＬＦと の差を分割して基準電圧ＶＡ（０）〜ＶＡ（１６）及びＶＢ（０）〜ＶＢ（１９ ）を生成するように結合されている。回路網１５１２は、基準電圧ＶＡＲ（０） 〜ＶＡＲ（１６）及びＶＢＲ（０）〜ＶＢＲ（１９）を生成するように、コンデ ンサ１５１４及び１５１６を介して電圧源ＶＲＨＦ及びＶＲＬＦに容量結合され ている。更に、基準電圧ＶＡＲ（０）を生成する回路網１５１２中のタップは、 基準電圧ＶＡ（０）を生成する回路網１５１０中のタップに接続されている。回 路網１５１２が高基準源及び低基準源に容量結合されているため、これは直流（ ＤＣ）電圧を供給しない。基準電圧ＶＡＲ（０）〜ＶＡＲ（１６）及びＶＢＲ（ ０）〜ＶＢＲ（１９）は、例えばＡＤＣシステムが形成される集積回路の基板を 通ってＡＤＣシステム中を伝播する大きなノイズ信号があるときだけ、ゼロとな らない。回路網１５１２、信号ＤＡＲ０〜ＤＡＲ６及び加算回路網ＶＳＵＭＲが なければ、これらの信号は、ＡＤＣシステムの微分回路の動作に同相信号として 干渉するだろう。 高精度の抵抗分割器を得るため、抵抗器は、Ｎ⁺ポリシリコン等の高濃度ドー プされた材料で形成されているのが望ましく、また、底面の消耗を低減するため 、厚い誘電体ガラス上に配置されているのが望ましい。更に、Ｎウェル抵抗器が 基準抵抗器の下に配置され、その両端に同じ電圧が印加されて駆動されると、基 準抵抗器の底部の局部通常電界（local normal electric field）は一定となる 。 図１５の抵抗器についての好適な値を表５に示す。 図１５のように、基準電圧ＶＡ（０）〜ＶＡ（１６）は、一連の３２Ω抵抗を 含む抵抗器はしご形回路網を用いて生成される。一方、電圧ＶＢ（０）〜ＶＢ（ １９）は、ＶＡ基準電圧を生成する回路網の副回路網を用いて生成される。この 副回路網は、４Ω抵抗器の直列接続である。これらの４Ω抵抗器の少なくとも一 部は、基準電圧ＶＡ（１）〜ＶＡ（３）を発生させるために使用される３２Ω抵 抗を形成するために使用される。リターン基準信号ＶＡＲ（０）〜ＶＡＲ（１９ ）及びＶＢＲ（０）〜ＶＢＲ（１９）についても、同様の解析が当てはまる。 プロセス変動のために、特殊な回路網内でさえ、図１５の抵抗器の抵抗がこれ らの公称値から変動する場合がある。この変動が訂正されないままにされると、 この変動は、この抵抗分割回路網を用いるＡＤＣシステムの精度に影響を与える 程の大きさとなる。図１の好適なＡＤＣシステムは、図１６ａ〜１６ｄ及び１７ ａ〜１７ｅに示される能動補償回路を用いて、抵抗のいかなる変動をも訂正する 。 簡単に説明すると、この回路は、ＶＡ基準電圧を生成する回路網１５１０中の 隣接タップの各対の間の電圧差を周期的に測定し、はしご形回路網のその区域の 抵抗を調整して、ＶＡタップ差動電圧間のほぼ正確な整合を達成する自動校正回 路である。回路網１５１２については、この回路網によって供給される基準電圧 がＤＣ成分を全く含まないため、同様の制御は不可能である。 タップ抵抗の制御は、電圧制御抵抗器として構成された図１６ａのＰＭＯＳト ランジスタ及びＮＭＯＳトランジスタからなる回路網によって実現される。この 図では、基準電圧ＶＡ（８）〜ＶＡ（１６）を生成する回路網の一部を制御する これらのトランジスタは、並列に結合されたＮＭＯＳ及びＰＭＯＳデバイスとし て形成されている。この構成は、ＡＤＣシステムに使用されるフルスケール基準 電圧ＶＲＨＦの選択に柔軟性を与える。基準電圧ＶＡ（１）〜ＶＡ（８）を制御 するこれらのトランジスタは、それぞれ単一のＮＭＯＳデバイスである。図１６ ａの基準電圧は、図１５の基準電圧と同じである。従って、トランジスタ１６１ ０ａ及び１６１０ｂが、抵抗器Ｒ３３の抵抗を制御し、トランジスタ１６１２ａ 及び１６１２ｂが抵抗器Ｒ３２の抵抗を制御する、などというようになっている 。図１６ａのトランジスタと図１５の抵抗器との対応は、表６に示されている。 トランジスタ１６１０ａ〜１６３８の各々は、対応するコンデンサによって制 御される。このコンデンサは、自動校正回路によって制御電位まで充電される。 このトランジスタのゲート電極に印加される電位は、このトランジスタ及びこの トランジスタのチャネルによって形成される抵抗器の合成抵抗を基準抵抗に一致 させる傾向がある。簡単のため、複数のＮＭＯＳ ＰＭＯＳトランジスタ対のう ちの１個を制御するために使用可能な２個の代表コンデンサ１６４２及び１６４ ４のみを図１６ｂに示し、複数のシングルＮＭＯＳトランジスタの１個を制御す るために使用可能な単一のコンデンサ１６４６を図１６ｃに示してある。これら のコンデンサは、対応する積分低域通過フィルタ１６４８、１６５０及び１６５ ２の構成要素である。これらのフィルタは、図２を参照しながら上述したフィル タ２９７及び２９８と同様に動作する。この制御回路は、図１６ｂの回路の８個 の コピーと、図１６ｃの回路の７個のコピーと、を含んでいる。 フィルタ１６４８及び１６５２は、図１６ｄ及び１６ｅに示される回路により 生成されるクロック信号ＰＣＡＬ（Ｉ）と同期しながら信号ＲＣＡＬを介して信 号サンプルを受け取る。この値Ｉは、図１６ｂの８個のフィルタのうちの１個、 或いは図１６ｃの７個のフィルタのうちの１個を表す。１８個のクロック位相Ｐ ０〜Ｐ１７の各サイクルにおいて、１個のクロックパルスは、１５個のフィルタ のうちの１個にのみ印加される。クロック位相Ｐ５とＰ６の間に発生するこのパ ルス信号に応答して、１５個のフィルタ１６４８及び１６５２のうちの選択され た１個は、信号ＲＣＡＬをサンプリングした後、このサンプルを対応するコンデ ンサ１６４２又は１６４６にクロック位相Ｐ１０と同期して送る。同様に、フィ ルタ１６５０は、信号ＲＣＡＬＮをクロック信号ＰＣＡＬ（Ｉ）と同期してサン プリングし、このサンプル値をクロック位相Ｐ１０と同期してコンデンサ１６４ ６に送る。 信号ＰＣＡＬ（Ｉ）を生成する回路は１５段の回路であり、これらの１段は、 図１６ｄに示されるものである。この回路は、複数のＤ形フリップフロップ（例 えば、フリップフロップ１６５４）で形成された円形シフトレジスタを含んでい る。これらのＤ形フリップフロップは、１個のフリップフロップのＱ出力端子が 次のフリップフロップのＤ入力端子に接続されるように接続されている。全ての フリップフロップは、クロック位相Ｐ５によってクロック同期されている。シフ トレジスタを構成するこれらのフリップフロップは、リング状に接続されており 、このリング中の１個のフリップフロップのみが論理的１状態を有している。こ の状態は、このリングをまわって１個のフリップフロップ１６５４から次のフリ ップフロップへ移される。これらのフリップフロップの１個が論理的１状態値を 有しているときはいつでも、信号ＰＣＡＬ（Ｉ）を、その対応するフィルタ１６ ４６、又はフィルタ１６４８及び１６５０について生成する。更に述べると、図 １６ｄの回路は、２個の伝達ゲート１６５６及び１６５８が、抵抗回路網１５１ ０及び１５１２からそれぞれ生成された対応する電圧ＶＡ（Ｉ）及びＶＡＲ（Ｉ ）を信号ＶＡＩＮ及びＶＡＩＮＲとして通過させることを可能にする。これらの 信号は、図１７ａ〜図１７ｅを参照しながら後述するように、校正比較器（cali br ation comparator）によって使用される。 図１６ｄの回路は、図１６ｅの回路によって生成される信号Ｐ６Ｓにより制御 される。この信号は、位相Ｐ５の対応する正方向遷移と位相Ｐ６の対応する正方 向遷移との合間を除いて、常に論理的１である。このインタバルにおいて、信号 Ｐ６Ｓは論理的０である。図１６ｄの回路は、信号Ｐ６Ｓと実質的に一致する信 号ＶＡＩＮ及びＶＡＩＮＲを伝送する。この後、この回路は、クロック位相Ｐ８ と実質的に一致する信号ＰＣＡＬ（Ｉ）を生成する。 図１７ａ及び１７ｄは、サンプリングされた電圧信号ＶＡＩＮから信号ＲＣＡ Ｌ及びＲＣＡＬＮを生成する比較器として使用するのに適した回路の概略図であ る。図１７ｃ、１７ｄ及び１７ｅは、図１７ａ及び１７ｂに示される回路に適し た制御信号を生成する回路の概略図である。図１７ａ及び１７ｂに示される回路 は、図２の回路と同じ要素を多数含んでいる。注意すべきことに、図２の回路２ １４と等価な回路は存在しない。簡単に説明すると、位相Ｐ０からＰ３にわたる バイアス校正サイクルの後、図１７の回路は、信号ＶＡ（０）及びＶＡ（１）を サンプリングして基準電位差を形成する。次に、この回路は、ＶＡ（Ｉ）を表す ＶＡＩＮをサンプリングし、この後、ＶＡＩＮがＶＡ（Ｉ＋１）となるように切 り替えられた後、再びＶＡＩＮをサンプリングしてＶＡ（Ｉ＋１）とＶＡ（Ｉ） との間に差を生成する。この後、この差からＶＡ（１）及びＶＡ（０）間の差が 減算され、差動増幅器１７１０への入力信号ＣＶＳＵＭが生成される。差動増幅 器１７１０への他の入力信号は、リターン電圧ＶＡＲ（０）、ＶＡＲ（１）、Ｖ ＡＲ（Ｉ）及びＶＡＲ（Ｉ＋１）から信号ＣＶＳＵＭと同様にして生成された信 号ＣＶＳＵＭＲである。 差動増幅器１７１０の出力信号Ａ１及びＡ２は、第２の差動増幅器１７２２へ 入力信号として印加される。この増幅器は、図１７ｂの差動ラッチ１７３０に印 加される出力信号Ｙ１及びＹ２を生成する。このラッチは、校正比較器の出力信 号ＲＣＡＬ及びＲＣＡＬＮを生成する。これらの信号は、上述のように、図１６ ｂ及び１６ｃに示される積分低域通過フィルタ（integrating low-pass filter ）によって使用され、図１６ａの電圧制御抵抗器からなる回路網用の制御電圧が 生成される。 以下は、節点ＣＶＳＵＭ及びＣＶＳＵＭＲにおける差電位（difference poten tial）の発生の詳細な説明である。ＣＶＳＵＭＲに影響を及ぼす一連の事象は、 節点ＣＶＳＵＭに影響を及ぼすものと同じなので、節点ＣＶＳＵＭでの差電位の 発生のみを以下で説明する。クロック位相Ｐ０〜Ｐ３の間に信号ＢＩＡＳ及びＢ ＩＡＳＮを発生する際の図１７ａ及び１７ｂに示される回路の動作は、図２を関 して上述したものと同一である。位相Ｐ０の問、基準電圧ＶＡ（１）は、コンデ ンサ１７１４の左側に印加され、また、信号ＰＶＡ、ＰＶＡＮ、ＰＶＤ及びＰＶ ＤＮに応答して、コンデンサ１７１２の左側がＶＡ（０）に充電される。位相Ｐ １の少し前には、図２ｂの回路によって生成された信号ＰＳＭＰ及びＰＳＭＰＮ に応答して、コンデンサ１７１２及び１７１４の右側がＶＲＥＦに充電される。 図２に関して上述したように、このステップは、ＰＭＯＳトランジスタ１７２２ のゲート電極をバイアスして、ゲート電位中のわずかな変化がトランジスタの導 電率の変化を引き起こすような状態にする。位相Ｐ１の正方向遷移の少し後に、 ＰＶＡは論理的１となり、ＰＶＢは論理的０になる。これにより、電位ＶＡ（１ ）がコンデンサ１７１２の左側に印加され、電位ＶＡ（０）がコンデンサ１７１ ４の左側に印加されるようになる。この段階では、コンデンサ１７１２の節点Ｃ ＶＳＵＭへの差動寄与（differential contribution）は、ＶＡ（１）−ＶＡ（ ０）という表現で表すことができ、一方、コンデンサ１７１４の寄与は、ＶＡ（ ０）−ＶＡ（１）という表現で表すことができる。これらの信号は、位相Ｐ２に おいて節点ＣＶＳＵＭでの電位を（ＶＲＥＦ＋（ＶＡ（１）−ＶＡ（０）＋ＶＡ （０）−ＶＡ（１））という表現で表すことができるように、節点ＣＶＳＵＭで 合成される。この合成信号は、ラッチ１７３０によって検出され、低域濾波され て、比較器１７１０を自動的にゼロにするために使用されるＢＩＡＳ及びＢＩＡ ＳＮ制御信号を生成する。位相Ｐ３では、信号ＰＶＥ及びＰＶＥＮは、信号ＰＶ Ｄ及びＰＶＤＮが伝達ゲート１７１６を非導電性にした後、コンデンサ１７１２ の左側への信号ＶＡＩＮ（即ち、ＶＡ（Ｉ））をゲート制御し、また、信号ＰＳ ＭＰ及びＰＳＭＰＮに応答して、コンデンサ１７１２及び１７１４の右側がＶＲ ＥＦに充電される。図１６ｄ及び１６ｅに示されるように、位相Ｐ５とＰ６との 合間に、信号Ｐ６Ｓは、信号ＶＡＩＮをＶＡ（Ｉ）からＶＡ（Ｉ＋１）に変化さ せ、また、 信号ＰＶＡは、論理的１に切り替わり、コンデンサ１７１４の左側をＶＡ（１） からＶＡ（０）に切り替える。このため、位相Ｐ６において、ＣＶＳＵＭでの信 号は、等式（５）によって与えられる。 このため、ＶＲＥＦからの差動電圧は、一方では量ＶＡ（Ｉ＋１）と量ＶＡ（ Ｉ）との差を表し、他方では量ＶＡ（１）と量ＶＡ（０）との差を表す。ＶＲＥ Ｆは節点ＣＶＳＵＭ及びＣＶＳＵＭＲの双方に印加されるため、ＶＲＥＦからの 差は、増幅器１７１０及び１７２０によって増幅されて、再生ラッチ１７３０に より検出された信号である。例えば、ＶＡ（６）−ＶＡ（５）がＶＡ（１）−Ｖ Ａ（０）よりも大きい場合、信号ＲＣＡＬは、コンデンサ１６４６（図１６ｃ） の両端の電位を増大させる。このコンデンサは、トランジスタ１６３０の抵抗を 順次に低減する。このトランジスタは、抵抗器Ｒ２３を分割して、この抵抗器の 両端の電圧差を低減する。本発明の好適な実施形態では、抵抗の最大変化は、約 ±１Ωである。これは、図１５の抵抗回路網を抵抗の変動に対して補償するのに 十分であると本発明者は判断している。 図５は、図２のＡＤＣ内で使用するのに適したフォーマット変換器の論理図で ある。この回路では、ＳＡＲ１２２の出力信号ＭＤ６〜ＭＤ１１が６ビット加算 器５１０の一方の入力ポートに印加され、ゼロ値信号が他方の入力ポートに印加 される。上述のように入力回路の整定時間を低減するために使用されるオフセッ ト電圧を補償するために使用される信号ＭＤ０６は、この加算器のキャリ・イン （carry-in）（ＣＩＮ）入力端子に印加される。加算器５１０の出力値の個々の ビットは、異なる対応ＯＲゲート５１４の第１の入力端子に与えられる。これら のゲートの第２の入力端子は、加算器５１０のオーバフロー出力信号（ＯＶＦＬ ）を受け取るように結合されている。この信号ＯＶＦＬも、４個のＯＲゲート５ １６の第２入力端子に結合されており、これらのＯＲゲートの第１入力端子は、 ＳＡＲ１２２の出力信号ＭＤ０〜ＭＤ５を受け取るように結合されている。これ らのＯＲゲートの出力信号は、ＡＤＣの出力信号ＤＯＵＴ０〜ＤＯＵＴ１１であ る。 ここで説明した構成及び回路は、本発明の一般原則を例示したものである。当 業者であれば、本発明の趣旨と範囲を逸脱することなく変形例を容易に考案する ことができる。例えば、自動校正抵抗器はしご形回路網を他のタイプのＡＤＣ、 例えばフラッシュ形ＡＤＣ内で好適に使用して、レーザトリミングの必要性を低 減することができる。図１５及び１６ａに示されるように１個の抵抗器あたりに １個の電圧可変抵抗器を用いる代わりに、単一の電圧可変抵抗器が抵抗器はしご 上の数個のタップにわたっていても良い。

Claims (1)

1. 【特許請求の範囲】 １． 複数の基準電圧を供給する装置であって、 第１及び第２の基準電位源にそれぞれ結合された第１の端及び第２の端を有し 、かつ、各々が第１及び第２の端子並びにこれらの間で定められた抵抗を有して いる複数の直列接続された抵抗器を有する抵抗器はしごと、 前記直列接続抵抗器のうちの１個の抵抗器に結合されており、制御信号に応答 してその抵抗を変化させる可変抵抗手段と、 前記１個の抵抗器に結合されており、前記１個の抵抗器の前記第１及び第２端 子間で測定された電位と所定の基準電位との差を表す差動信号を生成する比較手 段と、 前記差動信号に応答して前記可変抵抗手段用の前記制御信号を生成する制御手 段であって、前記制御信号が、前記１個の抵抗器の抵抗を変化させて前記差動信 号の大きさを低減するようになっている制御手段と、 を備える装置。 ２． 前記可変抵抗手段が、対応する第１及び第２の電極間に形成された抵抗チ ャネルを有するトランジスタと、前記制御信号に応答して前記抵抗チャネルの抵 抗率を変化させる制御電極と、を含んでおり、前記第１及び第２電極が、前記１ 個の抵抗器の前記第１及び第２端子にそれぞれ結合されている請求項１記載の装 置。 ３． 前記比較手段が、 前記抵抗器の前記第１及び第２端子間の電位を周期的に測定する手段と、 この測定電位を前記基準電位と比較して、周期的な信号を前記差動信号として 供給する手段と、 を含んでおり、 前記制御手段が、前記差動信号を積分して前記制御信号を生成する手段を含ん でいる請求項２記載の装置。 ４． 前記制御手段が、積分低域通過フィルタを含んでいる請求項３記載の装置 。 ５． 各々が前記直列接続抵抗器のうちの対応する異なる１個の抵抗器に結合さ れていて、複数の制御信号のうちの対応する１個の信号に応答してその抵抗を変 化させる複数の可変抵抗手段を更に備える請求項１記載の装置であって、 前記比較手段が、複数の差動信号を生成する手段を含んでいて、各差動信号が 、前記複数の抵抗器のうちの対応する異なる１個の抵抗器の前記第１及び第２端 子間で測定された対応する電位と前記基準電位との差を表しており、 前記制御手段が、前記複数の制御信号に応答してこれに対応する複数の制御信 号を生成する手段を含んでいて、これらの制御信号の各々が、前記複数の抵抗器 のうちの対応する１個の抵抗器の抵抗を変化させて、これに対応する差動信号の 大きさを低減するようになっている請求項１記載の装置。 ６． 前記比較手段が、前記複数の差動信号を順次に生成する手段を有しており 、前記差動信号の各々が、所定の瞬間での前記差を表す瞬時の大きさを有した周 期的な信号である請求項５記載の装置。 ７． 複数の周期的な校正インタバル中に別の基準信号を前記基準電位及び前記 差動信号の双方として前記比較手段に加え、かつ、前記校正インタバル中に生成 された任意の差動信号を積分して、前記比較手段用のバイアス電位を生成し、前 記校正インタバルのうちの後続のインタバル中に検出される前記差動信号の大き さを低減する自動ゼロ回路を更に備える請求項６記載の装置。 ８． 複数の電圧基準値を与える電圧基準源であって、 第１及び第２の基準電位源にそれぞれ結合された第１の端及び第２の端を有し 、かつ、各々が第１及び第２の端子並びにこれらの間で定められた抵抗を有して いる複数の直列接続された抵抗器を有し、対応する複数の基準電圧値を供給する 抵抗器はしごと、 前記複数の抵抗器の各々に結合された自動校正手段であって、前記複数の抵抗 器から１個の抵抗器を選択する手段と、この選択された抵抗器の前記第１及び第 ２端子にそれぞれ与えられた前記複数の基準電圧値のうちの第１及び第２の基準 電圧値を測定するサンプリング手段と、前記第１基準電圧値と第２基準電圧値と の差を表す値を生成する差動手段と、この生成された差値を所定の基準値と比較 して制御信号を生成する比較手段と、前記選択された抵抗器に結合され、前記第 １及び第２端子間で定められる抵抗を前記制御信号に応答して変化させ、前記差 値を前記所定基準値に合致させるようになっている制御手段と、を含んでいる自 動校正手段と、 を含む電圧基準源と、 入力アナログ値を、前記複数の基準電圧値から引き出されたアナログ信号と比 較して、前記入力アナログ値を表すディジタル値を生成する手段と、 を備えるアナログ−ディジタル変換器（ＡＤＣ）。 ９． 前記サンプリング手段は、前記複数の基準電圧値のうちの前記第１及び第 ２の基準電圧値を周期的に測定する手段を含んでおり、 前記差動手段は、対応する異なる瞬間における前記第１基準電圧値と前記第２ 基準電圧値との差を表す周期的な信号を生成する手段を含んでおり、 前記比較手段は、この生成された周期信号を所定の基準値と比較して、周期的 な信号を前記制御信号として供給する手段を含んでおり、 前記制御手段は、前記制御信号を積分して、前記差値を前記所定基準値に合致 させる前記抵抗器の抵抗の変化量を示す別の制御信号を生成する手段を含んでい る請求項８記載の装置。 １０． 各々が前記直列接続抵抗器のうちの異なる１個の抵抗器にそれぞれ結合 され、複数の調節信号のうちの対応する１個の信号に応答してその抵抗を変化さ せる複数の可変抵抗手段を更に備え、 前記比較手段は、複数の差動信号を生成する手段を含み、各差動信号は、前記 複数の抵抗器のうちの対応する異なる１個の抵抗器の第１及び第２端子間で測定 された対応する電位と前記所定基準電位との差を表しており、 前記制御手段は、前記複数の差動信号に応答して、対応する前記複数の調節信 号を生成する手段を含み、前記調節信号の各々は、前記複数の抵抗器のうちの対 応する１個の抵抗器の抵抗を変化させて、対応する前記差動信号の大きさを低減 するようになっている請求項８記載の装置。