JPS59163912A

JPS59163912A - Ｃ−ｒ型ｄａ変換器

Info

Publication number: JPS59163912A
Application number: JP58037941A
Authority: JP
Inventors: Tetsuya Iida; 哲也飯田; Norishige Tanaka; 田中　教成
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-03-08
Filing date: 1983-03-08
Publication date: 1984-09-17
Also published as: DE3408550A1; US4618847A; DE3408550C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は各種電子機器に用いられるＤＡ（デジタル／ア
ナログ）変換器に係り、特にコンデンサアレイと抵抗群
とを用いたＣ−Ｒ型ＤＡ変換器に関する。

〔発明の技術的背騎とその問題点〕

ＤＡ変，典器の回路形式として、（ａ）抵抗網を用いた
Ｒ−２Ｒラダ一回路、（ｂ）抵抗ストリングを用いたツ
リー型回路、（Ｃ）コンデンサプレイを用イ７’（Ｃア
レイ型回路、（ｄ）２組のコンデンサアレイを結合した
Ｃ−Ｃ型回路、（ｅ）Ｃアレイ型回路とツリー型回路と
を組み合わせたＣ−Ｒ型回路などが知られている。

上ｍｌ（ａ）のＲ−２Ｒラダ一回路は、ＭＯＳプロセス
で実現する場合に、イオン注入抵抗を用いるとバックゲ
ート効果により抵抗値が変化するので、ＤＡ変換精度が
悪く、取扱い可能なビット数が６ビット程度と小さい欠
点がある。また、拡散抵抗とかポリシリコン抵抗を用い
る場合には、その抵抗価が小さいのでデジタル入力によ
りスイッチ制御されるスイッチ素子の抵抗を極端に小さ
くしなければ高、い変換精度が得られない。しかし、上
記スイッチ素子の抵抗を極端に小さくすることは実現困
難であり、高い精度を得ることが難かしい。

゛また、前記（ｂ）のツリー型回路は、取扱うビット数
がＤの場合にｍ＝２　　個の抵抗が必要であり、ｋ｛Ｏ
Ｓ　ＬＳＩ　　化に際して、ビット数が多い場合にはチ
ップ占有面積が非常に大きくなり、製造コストが高くな
る。

また、前記（Ｃ）のＣアレイ型回路は、ＭＯＳＬＳＩ化
した場合にコンデンサは電圧依存性を持たないので精度
を上げることができる長所は返るが、最小容量値に限度
があるので順次重み付けされる上位ヒツトの容量値が取
扱うビットの増大につれて非常に犬きぐなり、チップ占
有面積が大きくなり、製造コストが高くなる。

また、前記（ｄ）のＣ−Ｃ型回路は、第１図（ａ）に示
すように容量値Ｃのコンデンサｃｏニコンテ７ーｆアレ
イＣ，〜Ｃｔを接続し、コンデンサアレイＣ，〜Ｃｔお
よびｃ１〜Ｃ’ｍの出方相互間に結合コンデンサＣＣ　
を接続している。ここで、８１〜８ｔはデジタル入力の
丁位ビットＶＩ〜Ｖｔ用のコンデンサアレイ０１〜Ｃｔ
　（答ｊ！値はＣ〜２　・Ｃ）に対応して接続されたス
イッチ菓子であり、Ｓｔ＋＋〜Ｓｍはデジタル入力の上
位ビソトＶｔ＋＋〜■ｍ用のコンデンサアレイＣ，　〜
Ｃｍ（容量値は０〜２ｍ−１・Ｃ）に対応して接続され
たスイッチ素子であシ、これらのスイッチ素子Ｓ，〜Ｓ
ｎｎは各対応する入力ピットｖ，％Ｖｍの＋＋１１１　
、　ｗＱ＊に応じて哉準電圧ＶＲＥＦ源、接地端ＧＮＤ
に接続される。結合コンデンサＣｃから下位ヒツトのコ
ンデンサアレイｅ［た容ｉｃｅｆｆをコンデンサアレイ
の最小容量値Ｃに整合させておけば、出力電圧ＶＯＵＴ
は２ｔ＋ｍ（Ｖｋ：１または０）となり、第１図（ｂ）に示すように線形ＯＤＡ変換特性
が得られる。しかし、上記のようにＣｅｆｆとＣとを整
合させるにはの如く、結合コンデンサＣｃの容量値がコンデンサアレ
イの最小容量値の整数倍にならないため、、その実現が
困嬌である。

また、前記（ｅ）のＣ−Ｒ型回路は、第２図（ａ）に示
すようにＣアレイ型回路とツリー型回路とを組み合わせ
接続している。ここで、スイッチ素子Ｓ、〜Ｓ　Ｍ−１
は、ツリー型回路における抵抗ストリングＲＩ−ＲＭの
各一端とＶＳＴＥＰ　電圧出力ノードとの間に各対応し
て接続されており、上記抵抗ストリングＲ′１〜ＲＭは
基準電圧ＶＩＦ源を接地端ｏ　ｔｑ　Ｄとの間に接続さ
れている。一方、スイッチ素子Ｔ１〜ＴＮはＣアレイ型
回路におけるコンデンサプレイのコンデンサＣ１〜ＣＮ
の各一端を基ｉ（Ｊ　ｉｔ圧ＶＲＥＦ　Ｉ原、Ｇ　ＮＤ
　、　ＶＳＴＦｉＰ出力ノードのいずれかに切洟接続す
るものである。これらのスイッチ素子Ｓ、−８Ｍ−１、
Ｔ。

〜ＴＮはデジタル入力に応じて第２図（ｂ）に示すよう
にスイッチ制憫１されるものである。即ち、スイッチ素
子８１〜５Ｍ−１はデジタル入力の下位ビットが犬きく
なるにつれて択一的に導通するように制御され、スイッ
チ素子Ｔ１〜ＴＮはデジタル入力の上位ビットが大きく
なるにつれて重みの小さいビットに対応するスイッチ素
子Ｔ１から重みが最大のビットに対応するスイッチ素子
ＴＮに向って順次導通するように制御される。凍た、ス
イッチ素子Ｖ１はＣアレイ型回路のＶＯＵＴ出力点とＧ
ＮＤとの間に接続され、ＤＡ変（’Ａ　ｌ１Ｊ７Ｉ作開
始前に一時的に導通するように制ｖｌｌされる。

したがって、いまスイッチ素子８１−８Ｍ−１のうちの
Ｓｊ　（０≦３≦Ｍ−１）が導通したときのＶＳＴＥＰ
電圧はＶＳＴＥＰ　：＝　−ＶＲＥＦ　　　　”””””””
”曲間Ｆ３１と表わされる。このとき、スイッチ素子Ｔ
、〜ＴＮのうちＴ、〜’Ｉ’ｔ−＋がＶＲＥ　Ｆ電源に
接続され、Ｔｔｌ）：　Ｖ　５ＴＥＰ出力ノートにｉｉ
ｋ　１５５され、Ｔｔ＋Ｉ〜ＴＮがＧＮＤに接続されて
いるものとすれば、容赦アレイＣ，〜ＣＮの出力゛電圧
Ｖｏ　ＵＴはである。ここで、Ｃｌ＝　２１−ｘ・Ｃｏ
に設定されている、っまり容鑑アレイＣ８〜ＣＮの容叶
値に２進数の重み付けがなされているものとすれば、となる。ところで、であるからとなり、上式（７）は第２図（ｂ）に示すような非線形
のＤＡ変換特性を表わしている。しかし、このような非
線形特性は、特殊な用途、たとえばＰＣＭ伝送端局装餉
°におけるＰＣｕ符号器、復号器（ＣＯＤＦＣ）等に用
いられるものであシ、線形のＤＡ変：ｉ美％性を必要と
する場合には＠２図（ａ）に示したようなＣ−Ｒ型回路
は使用できない。

〔発明の目的〕

本発明は上記の事１Ｎに権みてなされたもので１、高精
度の所甲のＤＡ′Ｒ換特性全特性でき、しかも小ジ化お
よび低価格化が可能でＭＯＳ　　ＬＳＩ化に好適なＣ−
Ｒ型ＤＡ変換器を提供するものである。

〔発明の概要〕

即ち、本発明のＣ−Ｒ型ＤＡ変換器は、デジタルデータ
入力の上位ビットをＣアレイ型ＤＡ変換器によりＤ’Ａ
変換し、上記デジタルデータ入力の下位ピントをＲ型Ｄ
Ａ変喚器によりＤＡ変換し、上記Ｒ型ＤＡ変換器の出力
へと前記Ｃアレイ型ＤＡ変換器の出力点とを容叶結合し
、Ｃアレイ型ＤＡ変換器の出力点からＤＡ変換出力を取
り出すよう・にしたものである。

したがって、上記Ｃ’−Ｒ型ＤＡ変換器によれば、ＭＯ
Ｓ　　ＬＳＩ化した場合に、電圧依存性のないＣアレイ
型ＤＡ変換器によりデジタル入力の上位ビットが［）Ａ
変換されるので、精度の高いＤＡ変１良が可能になる。

また、上記Ｃアレイ型ＤＡ変換器はデジタル入力の上位
ビットのＤＡ変換を受は持つだけであるので端小重みビ
ットのコンデンサから最大重みビットのコンデンサまで
の容量差が小さくて済み、チップ面積が小さくて済む。

また、前記Ｒ型ＤＡ変換器はデジタル入力の下位ビット
のＤＡ変醜を受は持つだけであるので抵抗計の１更用抵
抗数が少なくて済み、チップ面積が小さくて済む。した
がって、上記Ｃ−Ｒ型Ｄ／り変美器は全体としてチップ
面積が小さくて済み、低価格化が１丁能である。

〔発明の実施例〕

以下、図面を参照して本発明の詳細な説明する。

第３図は本発明の基本構成を示しており、３１はデジタ
ルデー・夕人力の上位ビットをＯＡ変換するためのＣア
レイ型ＤＡ変換器、３２は上記デジタルデータ入力のＴ
ｆｉＬビットをＤ／Ａ変換するためのＲ型（Ｒ−２Ｒラ
ダー型もしくは抵抗ストリング型）　Ｄ／Ａ変換器、３
３は上記Ｒ型ＤＡ変換器３２の出力をＣアレイベリＤＡ
変換器３１の出力に重畳させるための容量結合手段であ
り、Ｃアレイ型ＤＡ変換器３１から出力電圧ＶＯＵＴが
取り出される。

次に、本発明の一実施例を詳細に説明する。

第４図において、４１はツリー型ＤＡ変換器であシ、第
１亀源である裁準電圧ＶＲＥＦ　ｉ原と第２電、源（た
とえば接地面積ＧＮＤ　）との間に抵抗ストリングＲ，
−ＲＭがＦＭ　ｊ、＆され、上記抵抗Ｒ＋−ｒｔＭの各
一端に対応してスイッチ素子Ｓｏ　−８Ｍ−］　が接続
され、このスイッチ素子Ｓｏ−５Ｍ−１の各他端は一括
接続されてＶ８ＴＥＰ電圧出力点となっている。上記ス
イッチ素子Ｓ（、〜５Ｍ−１はデコーダ４２の出力ｉｎ
＋　〜ｉｎＭにより択一的に纒通するように制御される
ものであり、このデコーダ４２はデジタル入力の下位ビ
ットＩＮ＋〜ＩＮｍ（２鵡コード）をデコードして出力
ｉｎ、〜１ｎＭのうち１個をＷ１ｆｉ論理レベルにし、
残りを”０′１論理レベルにする。一方、Ｃアレイ型Ｄ
Ａ変麟器３１において、容量アレイＣ１〜ＣＮの各一端
は一括接続されて出力電圧ｖｏｔｒ’ｒ　　の出力点と
なり、上記コンデンサアレイＣ０〜ＣＮの各他端に対応
してスイッチ素子Ｔ１〜ＴＮを介して裁準′−配圧ＶＲ
ＥＦ　ｒ原もしくはＧＮＤに接続される。上記スイッチ
素子Ｔｌ〜ＴＮはデジタル入力の上位ピッ）ＩＮｍ＋ｌ
〜ＩＮｎにより各対応してスイッチ制御されるものであ
ゆ、ビット人力が゛１″論理レベルのときにＶＲＥＦ源
に接続され、ビット入力が０”論理レベルのときにＧＮ
Ｄに接続される。なお、上記コンデンサアレイＣ１〜Ｃ
Ｎはそれぞれの容験イ直Ｃ１（ｌ≦ｉ≦Ｎ）が順次大き
くなるようにたとえば２進数の重み付け（Ｃｉ＝２”Ｃ
＋　）が行なわれている。−芳、容量結合手段３３は前
６己’ｖｓ’ｒｇｐ出力点とＶｏｕＴ出力点との間に喚
続された結合コンデンサーＣ８から々す、その容敬値Ｃ
ｏはたとえば前記容量アレイＣ１〜ＣＮにおける最／」
−重みの芥寓、値Ｃ３と等しく設定されている。

さらに、前記ＶＯＵＴ出力点とＧＮＤとの間にスイッチ
素子Ｕ、が接続され、ＶＳＴＩＩＣＰ出力点とＧＮＤと
の間にスイッチ素子Ｕｔが接続されており、これらのス
イッチ素子Ｕ、　およびＵ２はＤＡ変換動作の開始前に
一時的に導、通ずるように匍盲卸される。

なお、前記スイッチ素子Ｓ　ｏ−８Ｍ−１・Ｕｌ・Ｕ２
は、それぞれたとえば第５図に示すようにＮ　％、キャ
ンネルエンハンスメント形ＯＳトランジスタ５１とＰチ
ャ：／λ１ルエンノ１ンスタント形ＭＯ８）ランジスタ
５２とが並列接続されて相補的な制御信号がゲート入力
となるＣＭＯＳスイッチからなる。また、前記スイッチ
素子ＴＩ〜ＴＮは、それぞれたとえば第６図に示すよう
にＮチャンネル二ンノ〜ンスメント＋）９ｙＯ８）ラン
ジスタロ１とＰチャンネルエンノ・ンスメント形ｖ、Ｏ
Ｓトランジスタ６２とからなるＣＶ、０８インバータを
ＶＲＥ　’Ｆ電圧源とＧＮＤとの間に接続することによ
って構成される。そして、このインバータの入力として
デジタル入力の上ｆ立ビットを与え、インバータの出力
ノードに前記客数アレイＣ８〜ＣＮのコンデンサを接続
するものである。

次に１上記構成における動作を説明する。前述したよう
にスイッチ素子８３（０≦ｊ≦Ｍ−１）はデコーダ４２
の出力ｉｎｊ＋＋が１１１のとき導通し、°０１のとき
非導通になる。また、スイッチＴｊ　（１≦ｊ≦Ｎ）は
、デジタル入力の上位ビット入力ＩＮｍ＋ｊが１１″の
ときＶ　ＲＲＦ側を選択し、１０１　のときにＧＮＤ側
を選択する。先ず、ＤＡ変換動作開始前に一時的にスイ
ッチ素子Ｕ、、Ｕ２が・導通すると共にデジタル入力の
各ビットＩＮ、〜ＩＮｎがｅＯｗになってスイッチ素子
Ｔ。

〜ＴＮがＧＮＤ側を選択（−だときに結合コンデンサＣ
８およびコンデンサアレイＣ，〜ＣＮの各コンデンサの
電荷は放電し、ＶｎυＴ出力点の電荷は零になる。ＤＡ
変換動作が開始すると、■ｏｔｌＴ出力点に着目すれば
電をｉＮ存シ（（」より次式が成立する。

、Ｔｗ、　ｃ＋−ＩＮｍ＋ｉ　＝　ＶＱＩＪＴ　（、！
、　Ｃ＋　　、２２．　Ｃ＋　・Ｉ　Ｎｍ＋ｔ　）　−
（８）ここで、ビット人力ＩＮｉ、ＩＮｍ＋ｉは１ある
いは０である。

上式（８）から・・・・・・・・・・・・・・・・・・・・・・・・・
　　（９）が求する。ここで、前述したようにＣ１＝２’−’・ｃ、　：　２１−’・ｃｏ　　　・・
・・・・・・・・・・・・・・・・　　ａｏの関係を代
入すると、Ｖ部Ｆ　　　・・・・・・・・・・・・・・・　　　Ｏ
Ｉｌとなり、さらに％’、２１−１・２Ｎ−１を代入す
ると・・・・・・・・・・・・・・・・・・・・　　　
（Ｌ２となり、さらに［＋１＝２”、Ｎ＋ｒＢ＝ｒｘの
関係を代入するととなる。

上式０３により示されるＤＡ＆換特性をグラフ化すると
第７図に示すようになり、コンデンサアレイＣ１〜ＣＮ
のうちの最小重みのコンデンサに接続され７ヒスイツチ
累子Ｔ１のスイッチ制岬による電圧変化範囲内でツリー
型ＤＡ変換器４１のＶＳＴＥＰ出力電圧のステップ変化
が等間隔に生じるようになっており、デジタル入力の増
大に伴ってツリー型ＤＡ変醜器４１の１ステップ刻みで
直線に沿って゛ＪＯＵＴ出力電圧が増大する特性が得ら
れる。

上述したようなＣ−Ｒ型ＤＡ変換器によれば、ＩＪＯ８
ＬＳＩ　　化した場合に、デジタル入力の上位ビットは
′■電圧依存性ないＣアレイ型ＤＡ変換器３１によりＤ
Ａ変換が行なわれる。したがつて、電圧依存性を有する
Ｒ型ＤＡ変換器によりデジタル入力の全ビットのＯＡ変
換を行なう□場合に比べて高精度のＤへ変換が可能でめ
り、１０ビット稈度のＤＡ変換を精度良く行なうことが
可能になる。

また、前記Ｃアレイ型ＤＡ変換器３１は、デジタル人力
ビットのうちの一部（上位ビット）に対するコンデンサ
アレイを形成すればよいので、コンデンサアレイに２進
数のＭ（み付けをつけるとしても最小重みの容量値を小
さくすることによって最大重みの容量値を小さく抑える
ことが可能になり、ＩＪＯ８ＬＳＩ：　　チップ上の占
有面積が小さくて済む。同様に、ツリー型ＤＡ変換器４
１も、デジタル人力ビットのうちの一部（下位ピント）
に対するＤＡ変換を行なうものであり、使用抵抗数を小
さく抑えることが可能になるので、チップ占有面積が小
さくて済む。

したがって、上記構成のＣ，−Ｒ型り人変換器は全体と
してチップ面積が小さくて済むので、コスト低下が可能
であり、しかもＤＡ変換動作に伴なうイ＝号電流の充放
置時間が短かぐ、高速のＤＡ変換が可能である。

壕だ、Ｃアレイ型ＤＡ変換器３ノのコンデンサプレイに
２進数の重み付けをつけることにより線形のＤＡ変換特
性が得られることは勿論、上記コンデンサアレイの重み
付け（たとえば最上位ビットの吠み付け）を変えること
によって所望の非線形のＤＡ変換特性が得られるように
なる。

また、６盾結合手段３３の結合度を所定値に設定するこ
とによって、Ｒ姑ＤＡ変換器３２の出力のステップ変換
器がＣアレイ型ＤＡ変換器３ノの最小重みの１ピット分
の電圧変化内で等分される。換言すれば、スイッチ素子
Ｔ、がＧＮＤＫ接続され、スイッチ素子ＳＭ−ｓが導通
している状態における出力電圧と、スイッチ素子Ｓｏ−
８Ｍ−１が非導通であってスイッチ素子７重がＶＲＢＦ
に接続されている状態における出力電圧との電圧差は、
Ｒ型ＤＡ変換器３２における最小重みの１ステツプ変化
砒に等しくなる。これによって、Ｃアレイ型ＤＡ変換器
３ノにおける最小重みの１ステツプ変化内で、ｖｓ’ｒ
ｙ電圧に、よる補間は直線的に行なわれるが、前記容量
結合手段３３の結合度を変えることによって前記スイッ
チ素子Ｔ、とＳ、〜５Ｍ−５との切換時における電圧差
はＲ型ＤＡ変換器３２における最小重みの１ステツプ変
化量に等しくならなくな９、上記補間は非直線的に行な
われるようになる。

なお、上記実施例は第３図のＲ型１）Ａ変換器３２とし
てツリー型ＤＡ変換器４１を用いだが、これに代えて第
８図に示すようにＲ−２Ｒラダー型ＤＡ変換器８ノを接
続しても上記実施例と同様な効果が得られる。なお、こ
の場合には、デジタル入力のγ位ビットＩＮ＋〜ｒＮｍ
により各対応してスイッチ素子Ｓ、〜Ｓｍをスイッチ制
御すればよく、このスイッチ素子ｓ、−ｓｍは対応する
ビット入力ＩＮ、〜工Ｎｍ　が１１″のときにＶＲＩＦ
電圧源を選択し、”θ″のときにＧＮ［）を選択するも
のであり、たとえば第６図に示したようなＣＭＯＳイン
バータを用いることができる。

〔発明の効果〕

上述したように本発明のＣ−Ｒ型ＤＡ変挨器によれば、
高４ｎ度の所望のＤＡ変換特性を実現でき、しかも小型
化および低価格化が可能でＭＯＳ　　ＬＳＩ化に好適で
あり、計測制御機器、カーエレクトロニクス枦器、医療
用エレクトロニクス機器、伝送通信機器等に広く使用す
ることができる。

【図面の簡単な説明】

第１図（ａ）は従来のＣ−Ｃ型ＤＡ変換器を示す回路図
、＠１図（ｂ）は同図（ａ）のＤＡ変換特性を示す図、
第２図（ａ）は従来のＣ−Ｒ仰ＤＡ変換器を示す回路図
、第２図（ｂ）は同図（ａ）のＤＡ変換特性を示す図、
第３図は本発明に係るＣ−Ｒ型［）Ａ変換器の基本構成
を示すブロック図、第４図は第３図のＣ−Ｒ型ＤＡ変換
器の一実施例を示す回路図、第５図は第４図のスイッチ
素子８０〜８Ｍ−１ｔ　Ｕ、＋　Ｕｔの一具体例を示す
回路図、第６図は第４図のスイッチ素子Ｔ、〜ＴＮの一
具体例を示す回路図、第７図は第４図のＣ−Ｒ１型ＤＡ
変換器のｌ）Ａ変換特性の−ｆｌｌを示す図、第８図は
本発明の他の実施例を示す１回路図である。３１・・・Ｃアレイ型ＤＡ変換器、３２・・・Ｒ型ＤＡ
変換器、３３・・・容量結合手段、４１・・・・シリ−
型［）Ａ変換器、８１・・・Ｒ−２Ｒラタ゛−枯騒ＤＡ
変換器、Ｓ　Ｈ〜８ｎｏ　ｌ　’ｒ、　　”−ＴＮ　＋
　Ｕｌ’　＋　Ｕ２　・・’スイッチ素子。出願人代理人　　弁理士　福　江　武　彦第１図（ａ）（ｂ）第２図（ａ）第５図　　　　第６図ＧＮＤ第８図１１デジ２ノＬテータ入力第７図（ＩＮｎ　　　　　Ｃ−’−１

Claims

【特許請求の範囲】

（１）コンデンサ群およびこれらに接続されたスイッチ
素子群からなり、上記スイッチ素子群をデジタルデータ
入力の上位ビットデータにより制御し、第１電源もしく
は第２′亀源に接続することによシ上記上位ピント入力
をＤＡ変換するＣアレイ型ＤＡ変換器と、抵抗群および
これらに接続されたスイッチ素子群からなり、前記デジ
タルデータ入力の下位ビット−ｉデータに応じて前記第
１′屯倣と第２′屯源との間の電圧範囲内でステップ変
化するステップ′亀圧を出力するＲ型ＤＡ変換器と、こ
のＲ型ＤＡ変換器の出力点と前記Ｃアレイ型ＤＡ変換器
の出力点との間に接続された容敬結合手段とを具備し、
前記Ｃアレイ型ＤＡ変換器の出力点からＤＡ変換出力を
取り出すことを特徴とするＣ−Ｒ型ＤＡ変換器。
（２）前記Ｃアレイ型ＤＡ変換器の容量アレイは、２進
数の重み付けがなされていることを特徴とする前記特許
請求の範囲第１項記載のＣ−Ｒ型ＤＡ変換器。
（３）前記容量結合手段は、Ｃアレイ型ＤＡ変換器の容
量アレイにおける最小重みを有するコンデンサの容量値
に等しい容量値を有するコンデンサであることを特徴と
する前記特許請求の範囲第１項または第２項記載のＣ−
Ｒ型ＤＡ変臭器。
（４）前記Ｒ型ＤＡ変換器は、前記第１電源と第２′亀
源との間に直列に続触された抵抗群およびするように制
御されるスイッチ素子群からなることを特徴とする前記
特許請求の範囲第１項記載のＣ−Ｒ型ＤＡ変換器。
（５）前記Ｒ型ＤＡ変換器は、Ｒ−２Ｒラダ一抵抗群お
よび前記デジタルデータ入力の下位ビットデータにより
制御され前記第１電源もし〈は第２電源に接続されるス
イッチ素子群からなることを特徴とする特許１項記載のＣ−Ｒ型ＤＡ変換器。
（６）前記Ｃアレイ型りへ変換器の出力点と前記第２電
源との間および前記Ｒ型ＤＡ変換器のステップ・′電圧
出力点と前記第２蛋源との間にそれぞれ接続されたスイ
ッチ素子をさらに具備することを特徴とする前記特許請
求の範囲第１項記載のＣ−Ｒ型ＤＡ変換器。