JPS636170B2 - - Google Patents
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- JPS636170B2 JPS636170B2 JP5081880A JP5081880A JPS636170B2 JP S636170 B2 JPS636170 B2 JP S636170B2 JP 5081880 A JP5081880 A JP 5081880A JP 5081880 A JP5081880 A JP 5081880A JP S636170 B2 JPS636170 B2 JP S636170B2
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- 238000006243 chemical reaction Methods 0.000 claims description 28
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は高精度の高ビツトＤ／Ａ（デイジタ
ル／アナログ）変換器を提案したものである。
ル／アナログ）変換器を提案したものである。
従来より種々の方式のＤ／Ａ変換器が実用化さ
れているが、一般に高速データ用のものは、回路
を構成する抵抗単体の精度がＤ／Ａ変換器自体の
精度に大きな影響を与える構成となつているの
で、これを向上するためには高精度な抵抗が不可
欠であり高価なものとなつていた。
れているが、一般に高速データ用のものは、回路
を構成する抵抗単体の精度がＤ／Ａ変換器自体の
精度に大きな影響を与える構成となつているの
で、これを向上するためには高精度な抵抗が不可
欠であり高価なものとなつていた。
本発明は斯かる事情に鑑みてなされたものであ
つて、その目的とするところは高速データのＤ／
Ａ変換が可能であり、構成素子、特に抵抗の特性
のバラツキの影響が少く高精度な高ビツトのＤ／
Ａ変換器を提供するにある。
つて、その目的とするところは高速データのＤ／
Ａ変換が可能であり、構成素子、特に抵抗の特性
のバラツキの影響が少く高精度な高ビツトのＤ／
Ａ変換器を提供するにある。
本発明の他の目的はIGFET（絶縁ゲート型電界
効果トランジスタ）を使用し、高密度に集積する
ことが可能であり、製造が容易であつて信頼性が
高く、且つ安価なＤ／Ａ変換器を提供するにあ
る。
効果トランジスタ）を使用し、高密度に集積する
ことが可能であり、製造が容易であつて信頼性が
高く、且つ安価なＤ／Ａ変換器を提供するにあ
る。
本発明の更に他の目的はダイナミツクレンジが
広い信号のデイジタル処理及びその再生への応
用、例えば音声合成用等に適したＤ／Ａ変換器を
提供するにある。
広い信号のデイジタル処理及びその再生への応
用、例えば音声合成用等に適したＤ／Ａ変換器を
提供するにある。
以下本発明を図面に基き詳しく説明する。
第１図は本発明に係るＤ／Ａ変換器の基本的構
成を示すブロツク図である。このＤ／Ａ変換器は
Ｎビツトの２進のデイジタルデータのうち上位の
Ｍビツトをアナログデータに変換する第１のＤ／
Ａ変換回路１と下位の（Ｎ―Ｍ）ビツトをアナロ
グデータに変換する第２のＤ／Ａ変換回路２とに
て構成されている。
成を示すブロツク図である。このＤ／Ａ変換器は
Ｎビツトの２進のデイジタルデータのうち上位の
Ｍビツトをアナログデータに変換する第１のＤ／
Ａ変換回路１と下位の（Ｎ―Ｍ）ビツトをアナロ
グデータに変換する第２のＤ／Ａ変換回路２とに
て構成されている。
まず第１のＤ／Ａ変換回路１から説明するとこ
のＤ／Ａ変換回路１はデコーダ１１、分圧回路１
２及びスイツチング回路１３からなる。分圧回路
１２は2M個の均等な抵抗を直列接続してなり、両
端を、基準電位とすべき固定電位VREF、基板電位
VEの夫々に接続してあり、各抵抗の両端から引
出された分圧出力端子はスイツチング回路１３に
繋ぎ込まれている。Ｍビツトのデータが入力され
るデコーダ１１はその入力内容に応じた信号をス
イツチング回路１３へ発し、デコーダ１１へ入力
れたＭビツトのデータに対応する２つの電位V1，
V2をスイツチング回路１３から得るようにして
ある。この電位V1，V2は、Ｎビツトのデータa0，
a1…aN-1のうちの上位Ｍビツトのデータを下位側
からaN-M，aN-M+1…aN-1とし、第１のＤ／Ａ変換
回路１１の最小の出力電圧ステツプをeMとする
と、 V1＝（aN-M・20＋aN-M+1・21＋…＋aN-1・2M-1）・eM
…(1) V2＝V1＋eM …(2) で表わされる電位であり、具体的には分圧回路１
２を構成する2M個の抵抗のうち、Ｍビツトの入力
データに対応して選択される抵抗の両端の電位、
即ち相隣する分圧出力端子の電位、換言すれば近
接する２つの電位である。なおeMは下記(3)式で表
わされる。
のＤ／Ａ変換回路１はデコーダ１１、分圧回路１
２及びスイツチング回路１３からなる。分圧回路
１２は2M個の均等な抵抗を直列接続してなり、両
端を、基準電位とすべき固定電位VREF、基板電位
VEの夫々に接続してあり、各抵抗の両端から引
出された分圧出力端子はスイツチング回路１３に
繋ぎ込まれている。Ｍビツトのデータが入力され
るデコーダ１１はその入力内容に応じた信号をス
イツチング回路１３へ発し、デコーダ１１へ入力
れたＭビツトのデータに対応する２つの電位V1，
V2をスイツチング回路１３から得るようにして
ある。この電位V1，V2は、Ｎビツトのデータa0，
a1…aN-1のうちの上位Ｍビツトのデータを下位側
からaN-M，aN-M+1…aN-1とし、第１のＤ／Ａ変換
回路１１の最小の出力電圧ステツプをeMとする
と、 V1＝（aN-M・20＋aN-M+1・21＋…＋aN-1・2M-1）・eM
…(1) V2＝V1＋eM …(2) で表わされる電位であり、具体的には分圧回路１
２を構成する2M個の抵抗のうち、Ｍビツトの入力
データに対応して選択される抵抗の両端の電位、
即ち相隣する分圧出力端子の電位、換言すれば近
接する２つの電位である。なおeMは下記(3)式で表
わされる。
eM＝（VREF−VE）／2M …(3)
このようなスイツチング回路１３の出力電位
V1，V2はこの第１のＤ／Ａ変換回路１の出力信
号であつて、ボルテージフオロワ回路としたオペ
アンプ３１，３２夫々へ入力され、その出力電位
V1′，V2′が第２のＤ／Ａ変換回路２へ基準電位と
して与えられるようにしてある。上記オペアンプ
３１，３２はバツフア回路として介在させたもの
であつて第２のＤ／Ａ変換回路２の基準電位を与
える電源の出力インピーダンスを低インピーダン
ス化するものであり、同効を奏する他の回路を使
用してもよい。そしてV1′，V2′は実質的にV1，
V2に等しくなる。なおIGFETを入力に使用した
オペアンプを使用する場合は入力インピーダンス
が高いので第１のＤ／Ａ変換回路の出力精度に悪
影響を及ぼすことがない。またスイツチング回路
１３を構成するスイツチ素子としてIGFETを使
用する場合は、制御ゲートのインピーダンスが高
いため、スイツチの制御信号が分圧出力端子へ流
れ込んで出力精度を低下させるようなことがな
い。
V1，V2はこの第１のＤ／Ａ変換回路１の出力信
号であつて、ボルテージフオロワ回路としたオペ
アンプ３１，３２夫々へ入力され、その出力電位
V1′，V2′が第２のＤ／Ａ変換回路２へ基準電位と
して与えられるようにしてある。上記オペアンプ
３１，３２はバツフア回路として介在させたもの
であつて第２のＤ／Ａ変換回路２の基準電位を与
える電源の出力インピーダンスを低インピーダン
ス化するものであり、同効を奏する他の回路を使
用してもよい。そしてV1′，V2′は実質的にV1，
V2に等しくなる。なおIGFETを入力に使用した
オペアンプを使用する場合は入力インピーダンス
が高いので第１のＤ／Ａ変換回路の出力精度に悪
影響を及ぼすことがない。またスイツチング回路
１３を構成するスイツチ素子としてIGFETを使
用する場合は、制御ゲートのインピーダンスが高
いため、スイツチの制御信号が分圧出力端子へ流
れ込んで出力精度を低下させるようなことがな
い。
次に第２のＤ／Ａ変換回路２は（Ｎ−Ｍ）ビツ
ト入力デコーダ２１、分圧回路２２及びスイツチ
ング回路２３からなり、オペアンプ３１，３２か
ら与えられた電位V1′＝V1、V2′＝V2を基準電位
とすべく、2N-M個の均等な抵抗を直列接続してな
る分圧回路２２の両端にこれらの電位を与えてい
る。この各抵抗の両端から引出された分圧出力端
子及びV1が与えられる端子はスイツチング回路
２３に繋ぎ込まれている。（Ｎ−Ｍ）ビツトのデ
ータが入力されるデコーダ２１はその入力内容に
応じた信号をスイツチング回路２３へ発し、デコ
ーダ２１へ入力された（Ｎ−Ｍ）ビツトのデータ
に対応する分圧出力端子の電位又はV1を第２の
Ｄ／Ａ変換回路、そして本発明のＤ／Ａ変換器の
出力VOUTとして出力するようにしてある。
ト入力デコーダ２１、分圧回路２２及びスイツチ
ング回路２３からなり、オペアンプ３１，３２か
ら与えられた電位V1′＝V1、V2′＝V2を基準電位
とすべく、2N-M個の均等な抵抗を直列接続してな
る分圧回路２２の両端にこれらの電位を与えてい
る。この各抵抗の両端から引出された分圧出力端
子及びV1が与えられる端子はスイツチング回路
２３に繋ぎ込まれている。（Ｎ−Ｍ）ビツトのデ
ータが入力されるデコーダ２１はその入力内容に
応じた信号をスイツチング回路２３へ発し、デコ
ーダ２１へ入力された（Ｎ−Ｍ）ビツトのデータ
に対応する分圧出力端子の電位又はV1を第２の
Ｄ／Ａ変換回路、そして本発明のＤ／Ａ変換器の
出力VOUTとして出力するようにしてある。
(2)式よりV2−V1＝eMであるから、第２のＤ／
Ａ変換回路の最小の出力電圧ステツプeNは eN＝eM／2N-M となるが (3)式を代入すると eN＝（VREF−VE）／2N …(4) となる。下位（Ｎ−Ｍ）ビツトのデータをa0，a1
…aN-M-1とすると VOUT＝（a0・20＋a1・21＋…＋aN-M-1・2N-M-1）eN＋V1 となるがこれに(1)式及び(4)式を代入すると VOUT＝（a0・20＋a1・21＋…＋aN-M-1・2N-M-1＋aN-M・
2N-M…aN-1・2N-1） ×（VREF−VE）／2N …(5) となり、これが本発明に係るＤ／Ａ変換器のアナ
ログ出力として取出されることになる。なお第２
のＤ／Ａ変換回路としては一般的なラダー抵抗型
のものも使用可能である。
Ａ変換回路の最小の出力電圧ステツプeNは eN＝eM／2N-M となるが (3)式を代入すると eN＝（VREF−VE）／2N …(4) となる。下位（Ｎ−Ｍ）ビツトのデータをa0，a1
…aN-M-1とすると VOUT＝（a0・20＋a1・21＋…＋aN-M-1・2N-M-1）eN＋V1 となるがこれに(1)式及び(4)式を代入すると VOUT＝（a0・20＋a1・21＋…＋aN-M-1・2N-M-1＋aN-M・
2N-M…aN-1・2N-1） ×（VREF−VE）／2N …(5) となり、これが本発明に係るＤ／Ａ変換器のアナ
ログ出力として取出されることになる。なお第２
のＤ／Ａ変換回路としては一般的なラダー抵抗型
のものも使用可能である。
第２図は本発明に係るＤ／Ａ変換器の具体的構
成例を示す略示回路図である。この実施例では14
ビツトのデータA0，A1〜A13のうち上位８ビツト
のデータA6，A7〜A13を第１のＤ／Ａ変換回路１
のデコーダ１１に、また下位６ビツトのデータ
A0，A1〜A5を第２のＤ／Ａ変換回路２のデコー
ダ２１に与えるようにしてある。第１のＤ／Ａ変
換回路１の分圧回路１２は28個の等しい値の抵抗
４を直列接続してなり、VREF，VE間を28に分圧
している。従つて分圧出力端子間の電圧ステツプ
（前記eM）は（VREF−VE）／28となつている。分
圧回路１２における抵抗４相互間の分圧出力端子
及び電位VEの端子は夫々IGFET５，５…を介し
てオペアンプ３１の＋入力端子に連なつている。
また抵抗４相互間の分圧出力端子及び電圧VREFの
端子は夫々IGFET６，６…を介してオペアンプ
３２の＋入力端子に連なつている。IGFET５，
５…６，６…は前記スイツチング回路１３を構成
するものであつて、デコーダ１１の28個の出力の
夫々が各抵抗４のVREF側に連るIGFET６とVE側
に連るIGFET５とを同時的に導通せしめ得るよ
うにこれらのゲートに接続されており、１組の
IGFET６及び５の導通により入力された上位８
ビツトのデータに応じた出力V2及びV1を得、こ
れらをオペアンプ３２及び３１夫々へ与えるよう
にしてある。
成例を示す略示回路図である。この実施例では14
ビツトのデータA0，A1〜A13のうち上位８ビツト
のデータA6，A7〜A13を第１のＤ／Ａ変換回路１
のデコーダ１１に、また下位６ビツトのデータ
A0，A1〜A5を第２のＤ／Ａ変換回路２のデコー
ダ２１に与えるようにしてある。第１のＤ／Ａ変
換回路１の分圧回路１２は28個の等しい値の抵抗
４を直列接続してなり、VREF，VE間を28に分圧
している。従つて分圧出力端子間の電圧ステツプ
（前記eM）は（VREF−VE）／28となつている。分
圧回路１２における抵抗４相互間の分圧出力端子
及び電位VEの端子は夫々IGFET５，５…を介し
てオペアンプ３１の＋入力端子に連なつている。
また抵抗４相互間の分圧出力端子及び電圧VREFの
端子は夫々IGFET６，６…を介してオペアンプ
３２の＋入力端子に連なつている。IGFET５，
５…６，６…は前記スイツチング回路１３を構成
するものであつて、デコーダ１１の28個の出力の
夫々が各抵抗４のVREF側に連るIGFET６とVE側
に連るIGFET５とを同時的に導通せしめ得るよ
うにこれらのゲートに接続されており、１組の
IGFET６及び５の導通により入力された上位８
ビツトのデータに応じた出力V2及びV1を得、こ
れらをオペアンプ３２及び３１夫々へ与えるよう
にしてある。
第２のＤ／Ａ変換回路２の分圧回路２２は26個
の等しい値の抵抗７を直列接続してなり、第１の
Ｄ／Ａ変換回路１からオペアンプ３２，３１を介
して与えられるV2′（＝V2），V1′（＝V1）を26に分
圧している。この分圧回路２２のV1側端子及び
各分圧出力端子は夫々にIGFET８，８…を介し
て一括され、この一括端子を出力VOUTを取出す
ための端子としている。IGFET８，８…は前記
スイツチング回路２３を構成するものであつて、
デコーダ２１の26個の各出力がIGFET８，８…
の各ゲートへ与えられ、入力された下位６ビツト
のデータに応じたデコーダ２１の出力によりいず
れかのIGFET８が導通され、分圧回路２３の分
圧出力又はV1がVOUTとして取出されることにな
る。
の等しい値の抵抗７を直列接続してなり、第１の
Ｄ／Ａ変換回路１からオペアンプ３２，３１を介
して与えられるV2′（＝V2），V1′（＝V1）を26に分
圧している。この分圧回路２２のV1側端子及び
各分圧出力端子は夫々にIGFET８，８…を介し
て一括され、この一括端子を出力VOUTを取出す
ための端子としている。IGFET８，８…は前記
スイツチング回路２３を構成するものであつて、
デコーダ２１の26個の各出力がIGFET８，８…
の各ゲートへ与えられ、入力された下位６ビツト
のデータに応じたデコーダ２１の出力によりいず
れかのIGFET８が導通され、分圧回路２３の分
圧出力又はV1がVOUTとして取出されることにな
る。
叙上の如く構成された本発明のＤ／Ａ変換器に
おいては第１のＤ／Ａ変換回路において抵抗分圧
方式を採つているのでIGFETの導通抵抗のバラ
ツキは直接にはＤ／Ａ変換出力の確度に影響しな
い。また分圧回路を構成する抵抗の値が１％ずれ
たとしてもV1，V2は最小ステツプ電圧の１％ず
れるにすぎず、これはVREF−VE値の僅か0.004％
である。
おいては第１のＤ／Ａ変換回路において抵抗分圧
方式を採つているのでIGFETの導通抵抗のバラ
ツキは直接にはＤ／Ａ変換出力の確度に影響しな
い。また分圧回路を構成する抵抗の値が１％ずれ
たとしてもV1，V2は最小ステツプ電圧の１％ず
れるにすぎず、これはVREF−VE値の僅か0.004％
である。
一方第３図に示す如く、Ｒ―2R抵抗ラダーを
用いたＤ／Ａ変換器（基準電位をVREF，VE、14
ビツトのデイジタル入力をA0，A1〜A13、アナロ
グ出力をVOUTで示してある）では切換スイツチ
９に直流電流が流れるので、高精度にするために
はこの切換スイツチとするIGFETの導通抵抗を
ラダーの抵抗に比して十分小さくする必要があ
り、実用上、高ビツトのＤ／Ａ変換器にIGFET
を適用することは困難である。また第３図のＤ／
Ａ変換器において最上位ビツトA13の抵抗１０が
１％ずれると出力電圧VOUTはVREF−VEに対し最
大0.5％の誤差を生じることになる。
用いたＤ／Ａ変換器（基準電位をVREF，VE、14
ビツトのデイジタル入力をA0，A1〜A13、アナロ
グ出力をVOUTで示してある）では切換スイツチ
９に直流電流が流れるので、高精度にするために
はこの切換スイツチとするIGFETの導通抵抗を
ラダーの抵抗に比して十分小さくする必要があ
り、実用上、高ビツトのＤ／Ａ変換器にIGFET
を適用することは困難である。また第３図のＤ／
Ａ変換器において最上位ビツトA13の抵抗１０が
１％ずれると出力電圧VOUTはVREF−VEに対し最
大0.5％の誤差を生じることになる。
このような従来方式のＤ／Ａ変換器との比較か
ら明らかな如く本発明による場合は高精度で、且
つ単調性が保証された、高速データの変換が可能
な、高ビツトのＤ／Ａ変換器が実現できる。そし
てスイツチング素子としてIGFETを使用し得る
ので高密度に集積化し得、またこのIGFETの導
通抵抗値、分圧回路を構成する抵抗の値にバラツ
キがあつてもそれによる精度への影響は殆んどな
いので、従来の如く高精度の抵抗を得るためにト
リミングをするような必要がなく製造が容易とな
り、安価に提供でき更に信頼度も高まる。そして
本発明のＤ／Ａ変換器は単調性が保証されてお
り、且つ高ビツト、高速データのＤ／Ａ変換が可
能であるので、ダイナミツクレンジの広い信号の
デイジタル処理、その再生への応用に適してい
る。
ら明らかな如く本発明による場合は高精度で、且
つ単調性が保証された、高速データの変換が可能
な、高ビツトのＤ／Ａ変換器が実現できる。そし
てスイツチング素子としてIGFETを使用し得る
ので高密度に集積化し得、またこのIGFETの導
通抵抗値、分圧回路を構成する抵抗の値にバラツ
キがあつてもそれによる精度への影響は殆んどな
いので、従来の如く高精度の抵抗を得るためにト
リミングをするような必要がなく製造が容易とな
り、安価に提供でき更に信頼度も高まる。そして
本発明のＤ／Ａ変換器は単調性が保証されてお
り、且つ高ビツト、高速データのＤ／Ａ変換が可
能であるので、ダイナミツクレンジの広い信号の
デイジタル処理、その再生への応用に適してい
る。
なお上述の実施例は２進のデイジタルデータを
変換する構成のものとしたが、本発明は２進化10
進のデータ、その他ｎ進のデータの変換用に広く
適用できる。例えば２進化10進のデータの場合、
入力データのデコーダ１１，２１をそれに適合す
るように構成すればよく、例えばA0〜A7の下位
８ビツトを第２のＤ／Ａ変換回路２で、また上位
６ビツトを第１のＤ／Ａ変換器１で変換する如
く、下位側を４ビツト単位で分割し得るように両
回路へのビツトの割付けを行えばよい。
変換する構成のものとしたが、本発明は２進化10
進のデータ、その他ｎ進のデータの変換用に広く
適用できる。例えば２進化10進のデータの場合、
入力データのデコーダ１１，２１をそれに適合す
るように構成すればよく、例えばA0〜A7の下位
８ビツトを第２のＤ／Ａ変換回路２で、また上位
６ビツトを第１のＤ／Ａ変換器１で変換する如
く、下位側を４ビツト単位で分割し得るように両
回路へのビツトの割付けを行えばよい。
第１図は本発明に係るＤ／Ａ変換器の基本的構
成を示すブロツク図、第２図は具体的構成例を示
す略示回路図、第３図は従来公知のＲ―2R抵抗
ラダーを用いたＤ／Ａ変換器の模式的回路図であ
る。 １１，２１…デコーダ、１２，２２…分圧回
路、１３，２３…スイツチング回路、３１，３２
…オペアンプ。
成を示すブロツク図、第２図は具体的構成例を示
す略示回路図、第３図は従来公知のＲ―2R抵抗
ラダーを用いたＤ／Ａ変換器の模式的回路図であ
る。 １１，２１…デコーダ、１２，２２…分圧回
路、１３，２３…スイツチング回路、３１，３２
…オペアンプ。
Claims (1)
- １ Ｎビツトのデイジタルデータの上位Ｍビツト
をデコードする手段、第１の基準電位と第２の基
準電位との間を2M個の抵抗により分圧する手段、
及び該分圧手段から前記デコード手段の出力に応
じた近接２電位を選択的に取出す手段を備えた第
１のＤ／Ａ変換回路と、下位（Ｎ−Ｍ）ビツトの
ために設けられ、前記近接２電位を基準電位とす
るように構成された第２のＤ／Ａ変換回路とを具
備することを特徴とする、ＮビツトのＤ／Ａ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5081880A JPS56146326A (en) | 1980-04-16 | 1980-04-16 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5081880A JPS56146326A (en) | 1980-04-16 | 1980-04-16 | Digital-to-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56146326A JPS56146326A (en) | 1981-11-13 |
| JPS636170B2 true JPS636170B2 (ja) | 1988-02-08 |
Family
ID=12869335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5081880A Granted JPS56146326A (en) | 1980-04-16 | 1980-04-16 | Digital-to-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56146326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8830103B2 (en) | 2012-02-27 | 2014-09-09 | Fujitsu Semiconductor Limited | D/A converter |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944125A (ja) * | 1982-09-07 | 1984-03-12 | Toshiba Corp | デジタル−アナログ変換器 |
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1980
- 1980-04-16 JP JP5081880A patent/JPS56146326A/ja active Granted
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS56146326A (en) | 1981-11-13 |
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