JP2907330B2 - 画像表示装置の駆動方法 - Google Patents
画像表示装置の駆動方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、列電極を形成した
基板と、共通電極または列電極に直交する行電極により
選択される複数の画素電極を形成した対向基板間に挟持
される液晶による画像表示装置の駆動方法に関する。 【０００２】 【従来の技術】従来の画像表示装置は図２に示すよう
に、Ｄ（１）〜Ｄ（Ｎ）で接続端子・電位を示す複数の
列電極を形成した基板と、ＶC で電極端子・電位を示す
共通電極を形成した対向基板間に挟持される液晶表示体
（６）から構成され、列電極へのデータは、データＤを
クロックＣＬでシフトレジスター（５）により直列に転
送し、Ｄ（１）〜Ｄ（Ｎ）にあたる一群のデータ転送を
終了後シフトレジスターを一定期間静止状態に保ち、各
ビットの並列出力をＤ（１）〜Ｄ（Ｎ）に加えることで
構成していた。 【０００３】ＶDD，ＶSS（ＶDD＞ＶSS）は（５）の電源
端子・電位であり、ＶC ＝ＶSSでデータＤを転送後、
（６）の画素に加えられたＤ（Ｊ）−ＶC 電圧（Ｊ＝１
〜Ｎ）は、次のＶC ＝ＶDDのフレームにおいて、前のフ
レームと反転したデータを転送することで符号反転し、
液晶の交流駆動を行っていた。 【０００４】 【発明が解決しようとする課題】したがって、画素に加
えられる電圧は、表示（点灯）か消去（非点灯）かの２
値のみとなり、電圧を変えて濃淡の階調のある表示を実
現することには、構成上問題があった。 【０００５】 【課題を解決するための手段】本発明は前述の問題点を
解決すべくなされたものであり、能動素子と液晶と３原
色カラーフィルターとが配置された表示体が備えられた
画像表示装置の駆動方法であって、Ｍ本の行電極群とＮ
本の列電極群とが互いに直交するようにマトリックス状
に配列され、能動素子が行電極と列電極のマトリックス
に対応して設けられ、画素電極と画素電極に対向した共
通電極とが設けられ、対向基板間に液晶が挟持され、同
一行電極に接続される画素をオンさせるゲート信号を送
出する行側のシフトレジスターが設けられ、列側のシフ
トレジスターとラッチとディジタル／アナログ変換器と
が設けられ、Ｎ本の列電極を同時に駆動可能とされ、デ
ィジタル画像データがｎビット（ｎ≧３）で構成され、
集積回路で構成されたディジタル／アナログ変換器には
電流源トランジスターと１列当たりｎ個のスイッチトラ
ンジスターとが備えられ、１〜Ｎ列に対応したディジタ
ル画像データは列側のシフトレジスターのなかをクロッ
クにより直列に転送され、ライトイネーブル信号により
１〜Ｎ列に対応したディジタル画像データがラッチに並
列に出力され、さらにラッチを通して、ほぼ同時にスイ
ッチトランジスターに入力され、電流源トランジスター
をオン・オフする電流選択方式によって、液晶の光学特
性に合わせられた電流値が発生され、１〜Ｍ行に対応し
た前記ゲート信号によって、各行の１〜Ｎ列に対応した
各画素電極にアナログ画像データが蓄積され、さらに、
共通電極の電位と、前記アナログ画像データとの間の電
圧の極性が１フレーム又は２フレームの周期で反転され
て液晶の交流駆動が行われ、２n 階調のカラー画像表示
が行われることを特徴とする画像表示装置の駆動方法を
提供する。 【０００６】図１は本発明に用いる画像表示装置の構成
図であり、（１）はシフトレジスター、（２）はラッ
チ、（３）はディジタル／アナログ変換器、（４）は液
晶表示体を示している。 【０００７】（４）はＤ（１）〜Ｄ（Ｎ）で（３）との
接続端子を示す複数の列電極を形成した基板と、ＶC で
電極端子・電位を示す共通電極を形成した対向基板間に
挟持される液晶からなり、列電極へのデータＤ（Ｊ）
（Ｊ＝１〜Ｎ）は、データＤ0，Ｄ1 ，Ｄ2 をクロック
ＣＬで（１）により直列に転送し、Ｄ0 S（１），Ｄ
1 S（１），Ｄ2 S（１）〜Ｄ0 S（Ｎ），Ｄ1 S（Ｎ），Ｄ2 S
（Ｎ）にあたる一群のデータ転送を終了後、（１）の各
ビットの出力をライトイネーブル信号Ｗにより（２）に
並列に書き込み（２）の出力Ｄ0 （Ｊ），Ｄ1 （Ｊ），
Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）を列毎にディジタル／アナロ
グ変換して得ている。 【０００８】ＶDD，ＶSS（ＶDD＞ＶSS）は、（１），
（２）の電源端子・電位であり、ＶCCはＶCC≦ＶSSにと
られ、ＶDDとともに（３）の電源端子・電位となり、Ｖ
R は（４）の共通電極電位ＶC に対するアナログ出力を
定める（３）の基準電圧入力である。 【０００９】 【作用】その動作を図３のタイミングチャートに示す。
（１）はＤ0 ，Ｄ1 ，Ｄ2 を転送するために、３組のシ
フトレジスターから構成され、ＣＬがＶSSでＤ0 ，
Ｄ1，Ｄ2 を読み込み、ＶDDで次段にデータを転送して
いる。Ｄ（Ｊ）はＶCC〜ＶRの電位にあり、ＶC がフレ
ーム毎にＶCC，ＶR の電位を交互にとり、Ｄ0 ，Ｄ1，
Ｄ2 が偶数フレーム毎に直前のフレームと反転したデー
タになっている。このことから、Ｗによって（２）に書
き込まれた並列に出力される（３）へのディジタル入力
Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）は
直前のフレームの値と相補的に反転した値になってお
り、ディジタル／アナログ変換器の出力がこのような入
力変換でＶC に対して反転した値となるように構成して
いることから、画素にかかる電圧Ｄ（Ｊ）−ＶC は、偶
数フレーム毎に直前のフレームと符号が反転し、液晶の
交流駆動がなされている。 【００１１】図１は、３ビットのデータをディジタル／
アナログ変換していることから、８階調の画像表示装置
となっているが、一般的にはｎビットのデータ入力で２
n 階調の画像表示装置の駆動方法が得られる。 【００１２】 【実施例】このような本発明の画像表示装置の駆動方法
は、同一基板上に形成した複数のトランジスター、若し
くはダイオード等の能動素子をスイッチとして液晶を駆
動する画像表示装置に適用される。 【００１３】図４は一画素毎に形成されたトランジスタ
ーによって駆動される画像表示装置の画素の構成であ
り、（Ｉ，Ｊ）〜（Ｉ＋１，Ｊ＋１）の４画素を示して
いる。（７）はトランジスター、（８）は表示電圧の記
憶容量、（９）は画素電極、（１０）は（９）と対向す
る基板上の共通電極、（１１）は液晶、（１２）はゲー
ト信号を伝達する行電極、（１３）はソース信号を伝達
する列電極である。 【００１４】ゲート信号Ｇ（Ｉ）によりオンしたトラン
ジスターは、ソース信号Ｄ（Ｊ），Ｄ（Ｊ＋１）を各画
素電極に伝え、（１０）との間の電圧を（８）および
（１１）の並列容量に表示電圧として蓄え、オフ時には
その蓄えた電圧で画像を表示する。 【００１５】（８）の片側電極と（１０）は共通に接続
され、ＶC の電位となっていることと、（８）および
（１１）の並列容量が（７）のゲート・ドレイン間容量
に対して充分大きいことから、（９）と（１０）間に配
置されている表示電圧はトランジスターがオフしている
間、ＶC の電位変化にほとんど依存せず一定を保つ。 【００１６】図５は図４に示した画素を有する画像表示
装置の構成図であり、本発明の第１の参考例である。図
１に対応して（１４）はシフトレジスター、（１５）は
ラッチ、（１６）、（１７）、（１８）はディジタル／
アナログ変換器を構成し、（２０）は図４に示した画素
の（７）、（８）、（９）、（１２）、（１３）を行電
極群と列電極群が互いに直交するようにマトリックス状
に複数個配列した基板と共通電極（１０）を形成した対
向基板間に挟持される液晶（１１）からなる表示体、
（１９）は同一行電極に接続されるトランジスター群を
行毎に順次オンさせるゲート信号を送出するシフトレジ
スターである。 【００１７】Ｇ（１）〜Ｇ（Ｍ）は（２０）の複数行の
行電極群との接続端子・電位を示し、ＶG ，ＶEE（ＶG
＞ＶSS≧ＶEE）は（１９）の電源端子・電位であり、ク
ロックＣＬG でデータＤG をシフトし、Ｇ（１）〜Ｇ
（Ｍ）のゲート信号を作成している。ラッチ出力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）はデコ
ーダー（１６）によりｄ1 （Ｊ），ｄ2 （Ｊ），ｄ3
（Ｊ），ｄ4 （Ｊ），ｄ5 （Ｊ），ｄ6 （Ｊ），ｄ7
（Ｊ），ｄ8 （Ｊ）の８出力になり、分圧回路（１７）
から出力されるＶ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，Ｖ5 ，Ｖ6 ，
Ｖ7 ，Ｖ8 の電位に接続されるスイッチ（１８）を制御
し、電位を選択して（２０）のソース電極に送られるア
ナログ画像データＤ（Ｊ）を作っている。 【００１８】（１６）、（１７）、（１８）よりなるデ
ィジタル／アナログ変換器の電源は図１（３）のＶCC＝
ＶSSでとられ、（１７）はＶR −ＶC の端子間の電圧を
（２０）の液晶の光学特性に合わせて抵抗で分圧してい
る。図６のタイミングチャートに示すように、（１４）
でデータＤ0 ，Ｄ1 ，Ｄ2 をクロックＣＬにより直列に
転送し、Ｄ0 S（１），Ｄ1 S（１），Ｄ2 S（１）〜Ｄ
0 S（Ｎ），Ｄ1 S（Ｎ），Ｄ2 S（Ｎ）にあたる一群のデー
タ転送を終了後、（１９）の一行のゲート信号がＶG と
なり同一行の（２０）の画素群のトランジスターをオン
させ、（１４）の各ビットの出力をライトイネーブル信
号Ｗにより（１５）に並列に書き込み、その出力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）の列毎
にディジタル／アナログ変換したデータＤ（Ｊ）を列電
極を通して画素電極に蓄えている。 【００１９】この行のゲート信号がＶG になっている間
に次行のデータが（１４）を転送され、ゲート信号がＶ
EEとなりその行の画素群のトランジスターがオフし、次
行のゲート信号がＶEEからＶG になると次のライトイネ
ーブル信号が出て（１４）の出力を（１５）に書き込
み、（１６）、（１７）、（１８）により変換されたデ
ータが画素に伝えられる。このようなシークエンスをＧ
（１）〜Ｇ（Ｍ）のゲートでＭ回繰り返した１フレーム
で（２０）の全画素の表示電圧を定めている。 【００２０】この第１の参考例の画素へのデータサイク
ルは様々な表示データを全画素に入れる１フレームと一
様な消去データを全画素に入れる１フレームおよび共通
電極電位を基準として前記データと対称に反転する表示
データを全画素に入れる１フレームと消去データを全画
素に入れる１フレームの計４フレームから構成されてお
り、このサイクルを定める周波数が（２０）の表示体に
フリッカーを生じないように３０Ｈｚ以上で駆動されて
いる。 【００２１】共通電極電位ＶC はこのサイクルに合わせ
て前２フレームＶSS、後２フレームＶROになっており、
ＶC に対するアナログ出力を定める（１６）、（１
７）、（１８）よりなるディジタル／アナログ変換器の
基準電位ＶR の値を前２フレームＶRO、後２フレームＶ
SSとし、ＶR −ＶC 間の基準電圧の値を前２フレームＶ
RO−ＶSS、後２フレームＶSS−ＶROとして、２フレーム
毎の所定の周期で反転し、液晶の交流駆動を行ってい
る。 【００２２】画素内の液晶にかかる実効電圧は、表示デ
ータのＶC との間の電圧をＶX 、消去データのＶC との
間の電圧をＶ0 （Ｖ0 ＝Ｖ1 −ＶC ）とすると（ＶX 2＋
Ｖ0 2）0.5 ／２0.5 となることから、（１７）は実効値
で階調表示がなされるように抵抗比を定め、Ｖ1 〜Ｖ8
の電位を出している。したがって、１行Ｊ列の画素電極
の電位Ｄ（１Ｊ）はＶC とともに２フレーム毎に反転し
Ｄ（１Ｊ）−ＶC はデューティ５０％の交流波形となっ
ている。 【００２３】図７は図４と異なる駆動方式の画像表示装
置の画素の構成であり、（Ｉ，Ｊ）〜（Ｉ＋１，Ｊ＋
１）の４画素を示している。（２１）はトランジスタ
ー、（２２）は表示電圧の記憶容量、（２３）は画素電
極、（２４）は（２３）と対向する基板上の列電極、
（２５）は液晶、（２６）はゲート信号を伝達する行電
極、（２７）は（２４）と対向するトランジスターの集
積されている基板上で（２２）の片側電極を列状に共通
接続し、（２４）と接続する列電極、（２８）はソース
信号を伝達するソース信号Ｖa である。ゲート信号によ
りオンしたトランジスターは、ソース信号Ｖa の電位を
各画素電極に伝え、列電極Ｄ（Ｊ），Ｄ（Ｊ＋１）から
の信号との差電圧を（２２）および（２５）の並列容量
に表示電圧として蓄え、オフ時にはその蓄えた電圧で画
像を表示する。 【００２４】図４で説明したのと同様に、（２２）およ
び（２５）の並列容量が（２１）のゲート・ドレイン間
容量に対して充分大きいことから（２３）、（２４）間
に記憶されている表示電圧はトランジスターがオフして
いる間、（２４）、（２７）の電位変化にほとんど依存
せず一定を保つ。 【００２５】図８は図７に示した画素を有する画像表示
装置の構成図であり、本発明の第２の参考例を示し、図
９はその動作を示すタイミングチャートである。 【００２６】（２９）〜（３５）はそれぞれ図５の（１
４）〜（２０）に対応しているが、第１の参考例と異な
るところは、（３５）が図７に示した画素の（２４）の
列電極を複数形成した基板と、（２１）、（２２）、
（２３）、（２６）、（２７）、（２８）を行電極群と
列電極群が互いに直交するようにマトリックス状に配列
し、列電極（２４）に直交する行電極により選択される
複数の画素電極を形成した対向基板間に挟持される液晶
（２５）から成る表示体であること、（３５）の列電極
毎に形成されたディジタル／アナログ変換器を構成する
（３１）、（３２）、（３３）のうち、（３２）の基準
電圧ＶR −ＶSSが固定されていることである。 【００２７】そのために（３４）の一行のゲート信号が
ＶG となり同一行の（３５）の画素群のトランジスター
がオンすると複数の列電極に共通なソース信号Ｖa を画
素電極に入れ、この行電極により選択された画素電極の
電位に対して、液晶にかかるアナログ電圧が定められる
ように列電極Ｄ（Ｊ）（Ｊ＝１〜Ｎ）を通してデータを
加えている。 【００２８】この行のゲート信号がＶG になっている間
に次行のデータが（２９）を転送され、ゲート信号がＶ
EE（≦２ＶSS−ＶRO）となりその行の画素群のトランジ
スターがオフし、次行のゲート信号がＶEEからＶG にな
ると、ライトイネーブル信号Ｗが出て（２９）の各ビッ
トの並列出力を（３０）に書き込み、（３０）の出力を
（３１）、（３２）、（３３）のディジタル／アナログ
変換器により変換したデータを画素に伝えている。 【００２９】この第２の参考例の画素へのデータサイク
ルは、様々な表示データを全画素に入れる１フレーム
と、行電極により選択された画素電極の電位を基準とし
て前１フレームのデータと対称に反転する表示データを
全画素に入れる１フレームの計２フレームから構成され
ている。 【００３０】ソース信号Ｖa に従って行電極により選択
された画素電極の電位は前１フレームＶSS、後１フレー
ムＶROになっており、シフトレジスターへの入力Ｄ0 ，
Ｄ1，Ｄ2 が後１フレームで前１フレームと反転したデ
ータになっていることからＷによってラッチに書き込ま
れ、並列に出力されるディジタル／アナログ変換器への
ディジタル入力Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）は
後１フレームで前１フレームの値と相補的に反転した値
になっており、デコーダーがこの相補的な入力に対し
て、ｄk （Ｊ）→ｄ9-k （Ｊ）（ｋ＝１〜８）となるよ
うにスイッチの選択を変え、分圧回路がＶk −ＶSS＝Ｖ
R −Ｖ9-k にＶ1 〜Ｖ8 の電位を定めていることから、
ディジタル／アナログ変換器の出力電圧は行電極により
選択された画素電極の電位に対して、１フレーム毎の所
定の周期で反転し、液晶の交流駆動を行っている。 【００３１】液晶にかかる前１フレームの電圧をＶX と
すると、後１フレームは−ＶX となり、（３２）は液晶
の点灯、非点灯を定める電圧をＶR −ＶSS間で前述の如
く特性に合せ、階調表示がなされるように抵抗で分圧
し、１行Ｊ列の画素の液晶にかかる電圧Ｄ（Ｊ）−Ｄ
（１Ｊ）に示す如くデューティ１００％の駆動をしてい
る。 【００３２】図１０は図９に示したタイミングチャート
を変形した本発明の第２の参考例のタイミングチャート
である。ソース信号Ｖa に従って行電極により選択され
た画素電極の電位はＶSSかＶROであり、列電極の信号Ｄ
（Ｊ）はＶSS〜ＶROにあることから、行電極により選択
された画素電極の電位がＶSSの時からの１フレーム間
は、非選択の期間を通じて画素電極の電位Ｄ（ＩＪ）
（Ｉ＝１〜Ｍ，Ｊ＝１〜Ｎ）は２ＶSS−ＶRO〜ＶROにあ
り、ＶROの時からの１フレーム間のＤ（ＩＪ）はＶSS〜
２ＶRO−ＶSSにある。 【００３３】図９では画素毎のトランジスターを制御す
るゲート信号を、画素を選択しトランジスターをオンさ
せるのにＶG （＞ＶRO）、画素を非選択にしトランジス
ターをオフさせるのにＶEE（≦２ＶSS−ＶRO）と変化さ
せているが、図１０では、Ｄ（ＩＪ）の電位に注目し、
行電極により選択された画素電極の電位がＶSSの時から
の１フレームは、トランジスターをオンさせるのにＶG
＋ＶSS−ＶRO（＞ＶSS）、トランジスターをオフさせる
のにＶEE（≦２ＶSS−ＶRO）とし、ＶROの時からの１フ
レームは、トランジスターをオンさせるのにＶG （＞Ｖ
RO）、トランジスターをオフさせるのにＶEE＋ＶRO−Ｖ
SS（≦ＶSS）とし、フレーム毎のゲート信号のパルスの
高さをＶG ＋ＶSS−ＶRO−ＶEE（＜ＶG −ＶEE）に縮
め、Ｇ（１）〜Ｇ（Ｍ）の各ゲート信号を出している。 【００３４】図５、図８ではディジタル／アナログ変換
器を構成する分圧回路は１個で、デコーダー、スイッチ
を表示体の列電極毎に形成しているが、複数のデコーダ
ー、スイッチ毎に分圧回路を持たせ、ディジタル／アナ
ログ変換してもよい。 【００３５】また図１、図５の構成で共通電極・電位と
呼称したところは、図８に示した構成の列電極に直交す
る行電極により選択される画素電極・電位とすることが
できる。図８の構成の列電極に直交する行電極により選
択される画素電極・電位を図１、図５に示した構成の共
通電極・電位とすることも同様である。 【００３６】したがって、以後の実施例についてはこの
点は考慮されているものとして、複数の列電極を形成し
た基板と、共通電極を形成した対向基板間に挟持される
液晶による表示体を用いた画像表示装置について記載
し、複数の列電極を形成した基板と、列電極に直交する
行電極により選択される複数の画素電極を形成した対向
基板間に挟持される液晶による表示体を用いた画像表示
装置をも包含するものとする。 【００３７】次に、図１１〜１６を参照して説明する。
なお、各例に用いられている共通的な回路要素、および
駆動方式は他の例においても組み合わせて適用可能であ
る。まず、図１１は図５の（１６）、（１７）、（１
８）、図８の（３１）、（３２）、（３３）の代わりに
用いられるディジタル／アナログ変換器を示し、図１２
は図１１に示した回路に使用される演算増幅器を示して
いる。図５、図８のディジタル／アナログ変換器が電圧
選択方式であったのに対して、図１１は電流選択方式と
なっている。 【００３８】いずれも相補接続絶縁ゲート型電界効果ト
ランジスターの集積回路で構成される。（３６）は演算
増幅器であり、基準電圧ＶR −ＶCCを反転入力し、出力
で電流源トランジスター（３８）、（４１）、（４
３）、（４５）、（４７）を制御し、ｒの抵抗（３９）
の電極間電圧を非反転入力としている。 【００３９】（３７）、（４０）、（４２）、（４
４）、（４６）は（３８）、（４１）、（４３）、（４
５）、（４７）の電流経路をオン・オフするスイッチト
ランジスターであり、電流源トランジスターよりオン抵
抗が充分低く、（３８）／（４１＋２Ｌ）（Ｌ＝０〜
３）のチャンネル幅／チャンネル長比と（３７）／（４
０＋２Ｌ）とが実質的にほぼ等しくなるようにしてい
る。 【００４０】ゲート電圧がＶSSとなっている（３７）は
常時オンであり、（３８）により（３９）に流れる電流
は抵抗の電極間電圧がＶR −ＶCCとなるように（３６）
で定められる。 【００４１】集積回路内で電流源トランジスターは近接
して配置され、チャンネル幅／チャンネル長を規格化し
た性能が同等であり、演算増幅器出力Ｖ0 を共通にゲー
ト入力としていることから、電流源トランジスターのチ
ャンネル幅／チャンネル長を（３８）β，（４１）β
p ，（４３）β0 ，（４５）β1 ，（４７）β2 とし、
（４８）の抵抗をＲとすれば出力はＤ（Ｊ）＝（ＶR −
ＶCC）Ｒ（Ｐβp ＋Ｄ0（Ｊ）β0 ＋Ｄ1 （Ｊ）β1 ＋
Ｄ2 （Ｊ）β2 ）／ｒβ＋ＶCC，（Ｐ，Ｄ0 （Ｊ），Ｄ
1 （Ｊ），Ｄ2 （Ｊ）はＶDDの時０，ＶSSの時１）とな
り、ｒ，Ｒ，βp，β0 ，β1 ，β2 を適切な値に定め
ることで、Ｐ，Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）の
ディジタル入力をディジタル／アナログ変換した出力が
得られる。 【００４２】例えばｒ＝Ｒ，β2 ＝２β1 ＝４β0 ，β
＝β0 ＋β1 ＋β2 とすればＶSS〜ＶDDのディジタル入
力でＶCC〜（ＶR −ＶCC）（１＋βp ／β）＋ＶCCのア
ナログ電圧が、（ＶR −ＶCC）／７の単位電圧の３ビッ
トの重み付けで出力される。 【００４３】（３６）は、簡単には、バイアス段と差動
増幅段を有する演算増幅器を用いることができ、図１２
に例示される回路は近接し、形状の全く同等なＰチャン
ネルトランジスター（５４）、（５５）を能動負荷と
し、近接し、形状の全く同等なＮチャンネルトランジス
ター（５２）、（５３）のゲートに差動入力Ｖ+ ，Ｖ-
を接続し、ソースをＮチャンネルトランジスター（５
１）の定電流源に接続した差動増幅段と、ゲート・ドレ
インおよび（５１）のゲートを接続したＮチャンネルト
ランジスター（５０）に、負荷抵抗となるＰチャンネル
トランジスター（４９）を接続したバイアス段からなる
演算増幅器である。 【００４４】ディジタル／アナログ変換器は液晶表示体
の列電極毎に形成されるが、（３６）は先述の分圧回路
のように複数列のディジタル／アナログ変換器で共有す
ることができ、Ｄ（Ｊ）を定める抵抗（４８）は複数列
について、（３９）と近接するように集積回路上に配置
される。 【００４５】（ＶR −ＶCC）βp ／βは図５、図８のＶ
1 −ＶC ，Ｖ1 −ＶSS，ＶR −Ｖ8に相当する予め定め
られた電圧を設定するのに用い、Ｐで（４０）をスイッ
チし、（４１）を制御することで達せられる。 【００４６】図１３は図４に示した画素から成る液晶表
示体の各列毎に図１１に示したディジタル／アナログ変
換器を有する画像表示装置の構成図であり、本発明の第
１の実施例を示し、図１４はそのタイミングチャートで
ある。（５６）、（５７）、（５９）、（６０）はそれ
ぞれ図５の（１４）、（１５）、（１９）、（２０）に
対応している。 【００４７】（５６）でデータＤ0 ，Ｄ1 ，Ｄ2 をクロ
ックＣＬにより直列に転送し、Ｄ0 S（１），Ｄ
1 S（１），Ｄ2 S（１）〜Ｄ0 S（Ｎ），Ｄ1 S（Ｎ），Ｄ2 S
（Ｎ）にあたる一群のデータ転送を終了後、（５９）の
一行のゲート信号がＶG となり同一行の（６０）の画素
群のトランジスターをオンさせる。 【００４８】（５６）の各ビットの出力はライトイネー
ブル信号Ｗにより（５７）に書き込まれ、その出力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）を（５
８）で図１１のように列毎にディジタル／アナログ変換
したデータＤ（Ｊ）は列電極を通して画素電極に蓄えら
れる。 【００４９】この行のゲート信号がＶG になっている間
に次行のデータが（５６）を転送され、ゲート信号がＶ
EEとなりその行の画素群のトランジスターがオフし、次
行のゲート信号がＶEEからＶG になると次のライトイネ
ーブル信号が出て（５６）の出力を（５７）に書き込み
（５８）により変換されたデータが画素に伝えられる。 【００５０】この実施例の画素へのデータサイクルは、
様々な表示データを全画素に入れる１フレームと共通電
極電位ＶC を基準として前記データと対称に反転する表
示データを全画素に入れる１フレームの計２フレームか
ら構成され、所定の周波数例えば３０Ｈｚで駆動されて
いる。 【００５１】共通電極電位ＶC はこのサイクルに合わせ
て前１フレームＶCC、後１フレームＶROになっており、
シフトレジスターへの入力Ｄ0 ，Ｄ1 ，Ｄ2 が後１フレ
ームで前１フレームと反転したデータになっていること
から、Ｗによってラッチに書き込まれ、並列に出力され
るディジタル／アナログ変換器へのディジタル入力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）は後１フレームで前１
フレームの値と相補的に反転した値になっており、予め
定められた電圧を設定するスイッチ入力Ｐも前１フレー
ムＶSSで電圧設定、後１フレームＶDDで電圧非設定とな
っていることから、基準電圧入力がＶRO−ＶCCで一定な
ディジタル／アナログ変換器の出力は共通電極の電位に
対して１フレーム毎の所定の周期で反転し、液晶の交流
駆動がなされている。 【００５２】図１１に示すディジタル／アナログ変換器
の電流源トランジスターのチャンネル幅／チャンネル長
は適切な値に定められ（図１４ではβ＝βp ＋β0 ＋β
1 ＋β2 でβp ，β0 ＜β1 ＜β2 を定めている）、階
調表示する液晶の光学特性に合わせて、ディジタル入力
に対するアナログ出力が出されるようにしている。した
がって、１行Ｊ列の画素電極のＤ（１Ｊ）はＶC ととも
に１フレーム毎に反転し、Ｄ（１Ｊ）−ＶC がデューテ
ィ１００％の交流波形となっている。 【００５３】図１５は図１４に示したタイミングチャー
トを変形した本発明の第２の実施例のタイミングチャー
トである。共通電極電位ＶC がＶCCの時には、画素電極
の電位は２ＶCC−ＶRO〜ＶROにあり、ＶC がＶROの時に
はＶCC〜２ＶRO−ＶCCにある。 【００５４】図１４では画素毎のトランジスターを制御
するゲート信号を、画素を選択しトランジスターをオン
させるのにＶG （＞ＶRO）、画素を非選択にしトランジ
スターをオフさせるのにＶEE（≦２ＶCC−ＶRO）と変化
させているが、図１５では共通電極電位ＶC がＶCCの時
には、トランジスターをオンさせるのにＶG ＋ＶCC−Ｖ
RO（＞ＶRO）、トランジスターをオフさせるのにＶ
EE（≦２ＶCC−ＶRO）とし、ＶC がＶROの時にはトラン
ジスターをオンさせるのにＶG 、トランジスターをオフ
させるのにＶEE＋ＶRO−ＶCC（≦ＶCC）とし、ゲート信
号のパルスの高さをＶG ＋ＶCC−ＶRO−ＶEE（＜ＶG −
ＶEE）に縮め、Ｇ（１）〜Ｇ（Ｍ）の各ゲート信号を出
している。 【００５５】図１６は図１３に示した画像表示装置と同
様な構成の第３の実施例の画像表示装置の動作を示すタ
イミングチャートである。図１６は図１４に対して、シ
フトレジスターに入力されるクロックＣＬ、データＤ
0 ，Ｄ1 ，Ｄ2 、ラッチへのデータ書き込みをイネーブ
ルにする信号Ｗ、ディジタル／アナログ変換器に予め定
められた出力電圧を設定するスイッチ入力Ｐは同様な信
号となっているが、ディジタル／アナログ変換器の電源
ＶCCおよび基準電圧入力ＶR が１フレーム毎に変化し、
共通電極電位ＶC は一定になっている。 【００５６】図１１に示すディジタル／アナログ変換器
は、基準電圧入力ＶR 、出力Ｄ（Ｊ）ともに電源電位Ｖ
CCに対して定められるようになっており、ＶR −ＶCCを
一定にしたままの変化では、Ｄ（Ｊ）−ＶCCは一定に定
められる。 【００５７】図１６においてＰがＶSSとなっている前１
フレームでは、ＶR がＶRO，ＶCCが（ＶRO＋ＶCO）／２
となっており、後１フレームでは、シフトレジスターへ
の入力Ｄ0 ，Ｄ1 ，Ｄ2 が前と反転したデータになって
いることから、Ｗによってラッチに書き込まれ並列に出
力されるディジタル／アナログ変換器へのディジタル入
力Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）は後１フレーム
で前１フレームの値と相補的に反転した値になり、Ｐが
ＶDD，ＶR が（ＶRO＋ＶCO）／２，ＶCCがＶCOであるこ
とと、共通電極電位ＶC がフレームに依らず（ＶRO＋Ｖ
CO）／２の一定であること、ディジタル／アナログ変換
器のチャンネル幅／チャンネル長がβ＝βp ＋β0 ＋β
1 ＋β2 となるように選ばれていることから、画素に入
る電位は前１フレームで（ＶRO＋ＶCO）／２〜ＶRO、後
１フレームでＶC を基準として前と対称に反転する（Ｖ
RO＋ＶCO）／２〜ＶCOとなり、１フレーム毎の所定の周
期で反転する液晶の交流駆動がなされている。 【００５８】したがって、１行Ｊ列の画素電極の電位Ｄ
（１Ｊ）はＶC に対して１フレーム毎に反転し、Ｄ（１
Ｊ）−ＶC はデューティ１００％の交流波形を示してい
る。 【００５９】以上説明した参考例および第１〜第３の実
施例のディジタル／アナログ変換器を備えた画像表示装
置の駆動方法では、カラー表示するにあたって、透明な
共通電極または列電極を形成した基板上に電極に近接し
てＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色カラーフィル
ターを、対向基板の画素電極に対応して配置し、行電極
により選択される画素電極に対応するカラーフィルター
の並びに応じて順次クロックＣＬに同期したカラーデー
タＤ0 ，Ｄ1 ，Ｄ2 をシフトレジスターに転送し、ラッ
チ後ディジタル／アナログ変換した出力を選択された行
の画素電極に入れることで達成される。 【００６０】即ち液晶表示体のカラーフィルター後方に
光源を配置し、液晶にかかる電圧で画素毎の液晶配列を
制御し、カラーフィルター、液晶を通して透過する光量
を変化させることでカラー画像表示がなされる。 【００６１】 【発明の効果】このように本発明の画像表示装置の駆動
方法は、液晶表示体の列電極毎に共通な分圧回路と、デ
コーダーと、スイッチとが備えられたディジタル／アナ
ログ変換器を配置した構成としたことで、液晶にかかる
電圧を画素毎に変えて階調表示をすることができ、液晶
表示体の画素電極に線順次動作でデータを入れるように
したことで、画像データをラッチしディジタル／アナロ
グ変換して画素電極に入れる期間はフレーム周期／画素
の行数となり、データの設定時間に余裕を持たせられる
ことから、画素の行数、列数を増加させ大表示容量、大
面積の表示を実現できる優れた特徴を有するものであ
る。
基板と、共通電極または列電極に直交する行電極により
選択される複数の画素電極を形成した対向基板間に挟持
される液晶による画像表示装置の駆動方法に関する。 【０００２】 【従来の技術】従来の画像表示装置は図２に示すよう
に、Ｄ（１）〜Ｄ（Ｎ）で接続端子・電位を示す複数の
列電極を形成した基板と、ＶC で電極端子・電位を示す
共通電極を形成した対向基板間に挟持される液晶表示体
（６）から構成され、列電極へのデータは、データＤを
クロックＣＬでシフトレジスター（５）により直列に転
送し、Ｄ（１）〜Ｄ（Ｎ）にあたる一群のデータ転送を
終了後シフトレジスターを一定期間静止状態に保ち、各
ビットの並列出力をＤ（１）〜Ｄ（Ｎ）に加えることで
構成していた。 【０００３】ＶDD，ＶSS（ＶDD＞ＶSS）は（５）の電源
端子・電位であり、ＶC ＝ＶSSでデータＤを転送後、
（６）の画素に加えられたＤ（Ｊ）−ＶC 電圧（Ｊ＝１
〜Ｎ）は、次のＶC ＝ＶDDのフレームにおいて、前のフ
レームと反転したデータを転送することで符号反転し、
液晶の交流駆動を行っていた。 【０００４】 【発明が解決しようとする課題】したがって、画素に加
えられる電圧は、表示（点灯）か消去（非点灯）かの２
値のみとなり、電圧を変えて濃淡の階調のある表示を実
現することには、構成上問題があった。 【０００５】 【課題を解決するための手段】本発明は前述の問題点を
解決すべくなされたものであり、能動素子と液晶と３原
色カラーフィルターとが配置された表示体が備えられた
画像表示装置の駆動方法であって、Ｍ本の行電極群とＮ
本の列電極群とが互いに直交するようにマトリックス状
に配列され、能動素子が行電極と列電極のマトリックス
に対応して設けられ、画素電極と画素電極に対向した共
通電極とが設けられ、対向基板間に液晶が挟持され、同
一行電極に接続される画素をオンさせるゲート信号を送
出する行側のシフトレジスターが設けられ、列側のシフ
トレジスターとラッチとディジタル／アナログ変換器と
が設けられ、Ｎ本の列電極を同時に駆動可能とされ、デ
ィジタル画像データがｎビット（ｎ≧３）で構成され、
集積回路で構成されたディジタル／アナログ変換器には
電流源トランジスターと１列当たりｎ個のスイッチトラ
ンジスターとが備えられ、１〜Ｎ列に対応したディジタ
ル画像データは列側のシフトレジスターのなかをクロッ
クにより直列に転送され、ライトイネーブル信号により
１〜Ｎ列に対応したディジタル画像データがラッチに並
列に出力され、さらにラッチを通して、ほぼ同時にスイ
ッチトランジスターに入力され、電流源トランジスター
をオン・オフする電流選択方式によって、液晶の光学特
性に合わせられた電流値が発生され、１〜Ｍ行に対応し
た前記ゲート信号によって、各行の１〜Ｎ列に対応した
各画素電極にアナログ画像データが蓄積され、さらに、
共通電極の電位と、前記アナログ画像データとの間の電
圧の極性が１フレーム又は２フレームの周期で反転され
て液晶の交流駆動が行われ、２n 階調のカラー画像表示
が行われることを特徴とする画像表示装置の駆動方法を
提供する。 【０００６】図１は本発明に用いる画像表示装置の構成
図であり、（１）はシフトレジスター、（２）はラッ
チ、（３）はディジタル／アナログ変換器、（４）は液
晶表示体を示している。 【０００７】（４）はＤ（１）〜Ｄ（Ｎ）で（３）との
接続端子を示す複数の列電極を形成した基板と、ＶC で
電極端子・電位を示す共通電極を形成した対向基板間に
挟持される液晶からなり、列電極へのデータＤ（Ｊ）
（Ｊ＝１〜Ｎ）は、データＤ0，Ｄ1 ，Ｄ2 をクロック
ＣＬで（１）により直列に転送し、Ｄ0 S（１），Ｄ
1 S（１），Ｄ2 S（１）〜Ｄ0 S（Ｎ），Ｄ1 S（Ｎ），Ｄ2 S
（Ｎ）にあたる一群のデータ転送を終了後、（１）の各
ビットの出力をライトイネーブル信号Ｗにより（２）に
並列に書き込み（２）の出力Ｄ0 （Ｊ），Ｄ1 （Ｊ），
Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）を列毎にディジタル／アナロ
グ変換して得ている。 【０００８】ＶDD，ＶSS（ＶDD＞ＶSS）は、（１），
（２）の電源端子・電位であり、ＶCCはＶCC≦ＶSSにと
られ、ＶDDとともに（３）の電源端子・電位となり、Ｖ
R は（４）の共通電極電位ＶC に対するアナログ出力を
定める（３）の基準電圧入力である。 【０００９】 【作用】その動作を図３のタイミングチャートに示す。
（１）はＤ0 ，Ｄ1 ，Ｄ2 を転送するために、３組のシ
フトレジスターから構成され、ＣＬがＶSSでＤ0 ，
Ｄ1，Ｄ2 を読み込み、ＶDDで次段にデータを転送して
いる。Ｄ（Ｊ）はＶCC〜ＶRの電位にあり、ＶC がフレ
ーム毎にＶCC，ＶR の電位を交互にとり、Ｄ0 ，Ｄ1，
Ｄ2 が偶数フレーム毎に直前のフレームと反転したデー
タになっている。このことから、Ｗによって（２）に書
き込まれた並列に出力される（３）へのディジタル入力
Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）は
直前のフレームの値と相補的に反転した値になってお
り、ディジタル／アナログ変換器の出力がこのような入
力変換でＶC に対して反転した値となるように構成して
いることから、画素にかかる電圧Ｄ（Ｊ）−ＶC は、偶
数フレーム毎に直前のフレームと符号が反転し、液晶の
交流駆動がなされている。 【００１１】図１は、３ビットのデータをディジタル／
アナログ変換していることから、８階調の画像表示装置
となっているが、一般的にはｎビットのデータ入力で２
n 階調の画像表示装置の駆動方法が得られる。 【００１２】 【実施例】このような本発明の画像表示装置の駆動方法
は、同一基板上に形成した複数のトランジスター、若し
くはダイオード等の能動素子をスイッチとして液晶を駆
動する画像表示装置に適用される。 【００１３】図４は一画素毎に形成されたトランジスタ
ーによって駆動される画像表示装置の画素の構成であ
り、（Ｉ，Ｊ）〜（Ｉ＋１，Ｊ＋１）の４画素を示して
いる。（７）はトランジスター、（８）は表示電圧の記
憶容量、（９）は画素電極、（１０）は（９）と対向す
る基板上の共通電極、（１１）は液晶、（１２）はゲー
ト信号を伝達する行電極、（１３）はソース信号を伝達
する列電極である。 【００１４】ゲート信号Ｇ（Ｉ）によりオンしたトラン
ジスターは、ソース信号Ｄ（Ｊ），Ｄ（Ｊ＋１）を各画
素電極に伝え、（１０）との間の電圧を（８）および
（１１）の並列容量に表示電圧として蓄え、オフ時には
その蓄えた電圧で画像を表示する。 【００１５】（８）の片側電極と（１０）は共通に接続
され、ＶC の電位となっていることと、（８）および
（１１）の並列容量が（７）のゲート・ドレイン間容量
に対して充分大きいことから、（９）と（１０）間に配
置されている表示電圧はトランジスターがオフしている
間、ＶC の電位変化にほとんど依存せず一定を保つ。 【００１６】図５は図４に示した画素を有する画像表示
装置の構成図であり、本発明の第１の参考例である。図
１に対応して（１４）はシフトレジスター、（１５）は
ラッチ、（１６）、（１７）、（１８）はディジタル／
アナログ変換器を構成し、（２０）は図４に示した画素
の（７）、（８）、（９）、（１２）、（１３）を行電
極群と列電極群が互いに直交するようにマトリックス状
に複数個配列した基板と共通電極（１０）を形成した対
向基板間に挟持される液晶（１１）からなる表示体、
（１９）は同一行電極に接続されるトランジスター群を
行毎に順次オンさせるゲート信号を送出するシフトレジ
スターである。 【００１７】Ｇ（１）〜Ｇ（Ｍ）は（２０）の複数行の
行電極群との接続端子・電位を示し、ＶG ，ＶEE（ＶG
＞ＶSS≧ＶEE）は（１９）の電源端子・電位であり、ク
ロックＣＬG でデータＤG をシフトし、Ｇ（１）〜Ｇ
（Ｍ）のゲート信号を作成している。ラッチ出力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）はデコ
ーダー（１６）によりｄ1 （Ｊ），ｄ2 （Ｊ），ｄ3
（Ｊ），ｄ4 （Ｊ），ｄ5 （Ｊ），ｄ6 （Ｊ），ｄ7
（Ｊ），ｄ8 （Ｊ）の８出力になり、分圧回路（１７）
から出力されるＶ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，Ｖ5 ，Ｖ6 ，
Ｖ7 ，Ｖ8 の電位に接続されるスイッチ（１８）を制御
し、電位を選択して（２０）のソース電極に送られるア
ナログ画像データＤ（Ｊ）を作っている。 【００１８】（１６）、（１７）、（１８）よりなるデ
ィジタル／アナログ変換器の電源は図１（３）のＶCC＝
ＶSSでとられ、（１７）はＶR −ＶC の端子間の電圧を
（２０）の液晶の光学特性に合わせて抵抗で分圧してい
る。図６のタイミングチャートに示すように、（１４）
でデータＤ0 ，Ｄ1 ，Ｄ2 をクロックＣＬにより直列に
転送し、Ｄ0 S（１），Ｄ1 S（１），Ｄ2 S（１）〜Ｄ
0 S（Ｎ），Ｄ1 S（Ｎ），Ｄ2 S（Ｎ）にあたる一群のデー
タ転送を終了後、（１９）の一行のゲート信号がＶG と
なり同一行の（２０）の画素群のトランジスターをオン
させ、（１４）の各ビットの出力をライトイネーブル信
号Ｗにより（１５）に並列に書き込み、その出力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）の列毎
にディジタル／アナログ変換したデータＤ（Ｊ）を列電
極を通して画素電極に蓄えている。 【００１９】この行のゲート信号がＶG になっている間
に次行のデータが（１４）を転送され、ゲート信号がＶ
EEとなりその行の画素群のトランジスターがオフし、次
行のゲート信号がＶEEからＶG になると次のライトイネ
ーブル信号が出て（１４）の出力を（１５）に書き込
み、（１６）、（１７）、（１８）により変換されたデ
ータが画素に伝えられる。このようなシークエンスをＧ
（１）〜Ｇ（Ｍ）のゲートでＭ回繰り返した１フレーム
で（２０）の全画素の表示電圧を定めている。 【００２０】この第１の参考例の画素へのデータサイク
ルは様々な表示データを全画素に入れる１フレームと一
様な消去データを全画素に入れる１フレームおよび共通
電極電位を基準として前記データと対称に反転する表示
データを全画素に入れる１フレームと消去データを全画
素に入れる１フレームの計４フレームから構成されてお
り、このサイクルを定める周波数が（２０）の表示体に
フリッカーを生じないように３０Ｈｚ以上で駆動されて
いる。 【００２１】共通電極電位ＶC はこのサイクルに合わせ
て前２フレームＶSS、後２フレームＶROになっており、
ＶC に対するアナログ出力を定める（１６）、（１
７）、（１８）よりなるディジタル／アナログ変換器の
基準電位ＶR の値を前２フレームＶRO、後２フレームＶ
SSとし、ＶR −ＶC 間の基準電圧の値を前２フレームＶ
RO−ＶSS、後２フレームＶSS−ＶROとして、２フレーム
毎の所定の周期で反転し、液晶の交流駆動を行ってい
る。 【００２２】画素内の液晶にかかる実効電圧は、表示デ
ータのＶC との間の電圧をＶX 、消去データのＶC との
間の電圧をＶ0 （Ｖ0 ＝Ｖ1 −ＶC ）とすると（ＶX 2＋
Ｖ0 2）0.5 ／２0.5 となることから、（１７）は実効値
で階調表示がなされるように抵抗比を定め、Ｖ1 〜Ｖ8
の電位を出している。したがって、１行Ｊ列の画素電極
の電位Ｄ（１Ｊ）はＶC とともに２フレーム毎に反転し
Ｄ（１Ｊ）−ＶC はデューティ５０％の交流波形となっ
ている。 【００２３】図７は図４と異なる駆動方式の画像表示装
置の画素の構成であり、（Ｉ，Ｊ）〜（Ｉ＋１，Ｊ＋
１）の４画素を示している。（２１）はトランジスタ
ー、（２２）は表示電圧の記憶容量、（２３）は画素電
極、（２４）は（２３）と対向する基板上の列電極、
（２５）は液晶、（２６）はゲート信号を伝達する行電
極、（２７）は（２４）と対向するトランジスターの集
積されている基板上で（２２）の片側電極を列状に共通
接続し、（２４）と接続する列電極、（２８）はソース
信号を伝達するソース信号Ｖa である。ゲート信号によ
りオンしたトランジスターは、ソース信号Ｖa の電位を
各画素電極に伝え、列電極Ｄ（Ｊ），Ｄ（Ｊ＋１）から
の信号との差電圧を（２２）および（２５）の並列容量
に表示電圧として蓄え、オフ時にはその蓄えた電圧で画
像を表示する。 【００２４】図４で説明したのと同様に、（２２）およ
び（２５）の並列容量が（２１）のゲート・ドレイン間
容量に対して充分大きいことから（２３）、（２４）間
に記憶されている表示電圧はトランジスターがオフして
いる間、（２４）、（２７）の電位変化にほとんど依存
せず一定を保つ。 【００２５】図８は図７に示した画素を有する画像表示
装置の構成図であり、本発明の第２の参考例を示し、図
９はその動作を示すタイミングチャートである。 【００２６】（２９）〜（３５）はそれぞれ図５の（１
４）〜（２０）に対応しているが、第１の参考例と異な
るところは、（３５）が図７に示した画素の（２４）の
列電極を複数形成した基板と、（２１）、（２２）、
（２３）、（２６）、（２７）、（２８）を行電極群と
列電極群が互いに直交するようにマトリックス状に配列
し、列電極（２４）に直交する行電極により選択される
複数の画素電極を形成した対向基板間に挟持される液晶
（２５）から成る表示体であること、（３５）の列電極
毎に形成されたディジタル／アナログ変換器を構成する
（３１）、（３２）、（３３）のうち、（３２）の基準
電圧ＶR −ＶSSが固定されていることである。 【００２７】そのために（３４）の一行のゲート信号が
ＶG となり同一行の（３５）の画素群のトランジスター
がオンすると複数の列電極に共通なソース信号Ｖa を画
素電極に入れ、この行電極により選択された画素電極の
電位に対して、液晶にかかるアナログ電圧が定められる
ように列電極Ｄ（Ｊ）（Ｊ＝１〜Ｎ）を通してデータを
加えている。 【００２８】この行のゲート信号がＶG になっている間
に次行のデータが（２９）を転送され、ゲート信号がＶ
EE（≦２ＶSS−ＶRO）となりその行の画素群のトランジ
スターがオフし、次行のゲート信号がＶEEからＶG にな
ると、ライトイネーブル信号Ｗが出て（２９）の各ビッ
トの並列出力を（３０）に書き込み、（３０）の出力を
（３１）、（３２）、（３３）のディジタル／アナログ
変換器により変換したデータを画素に伝えている。 【００２９】この第２の参考例の画素へのデータサイク
ルは、様々な表示データを全画素に入れる１フレーム
と、行電極により選択された画素電極の電位を基準とし
て前１フレームのデータと対称に反転する表示データを
全画素に入れる１フレームの計２フレームから構成され
ている。 【００３０】ソース信号Ｖa に従って行電極により選択
された画素電極の電位は前１フレームＶSS、後１フレー
ムＶROになっており、シフトレジスターへの入力Ｄ0 ，
Ｄ1，Ｄ2 が後１フレームで前１フレームと反転したデ
ータになっていることからＷによってラッチに書き込ま
れ、並列に出力されるディジタル／アナログ変換器への
ディジタル入力Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）は
後１フレームで前１フレームの値と相補的に反転した値
になっており、デコーダーがこの相補的な入力に対し
て、ｄk （Ｊ）→ｄ9-k （Ｊ）（ｋ＝１〜８）となるよ
うにスイッチの選択を変え、分圧回路がＶk −ＶSS＝Ｖ
R −Ｖ9-k にＶ1 〜Ｖ8 の電位を定めていることから、
ディジタル／アナログ変換器の出力電圧は行電極により
選択された画素電極の電位に対して、１フレーム毎の所
定の周期で反転し、液晶の交流駆動を行っている。 【００３１】液晶にかかる前１フレームの電圧をＶX と
すると、後１フレームは−ＶX となり、（３２）は液晶
の点灯、非点灯を定める電圧をＶR −ＶSS間で前述の如
く特性に合せ、階調表示がなされるように抵抗で分圧
し、１行Ｊ列の画素の液晶にかかる電圧Ｄ（Ｊ）−Ｄ
（１Ｊ）に示す如くデューティ１００％の駆動をしてい
る。 【００３２】図１０は図９に示したタイミングチャート
を変形した本発明の第２の参考例のタイミングチャート
である。ソース信号Ｖa に従って行電極により選択され
た画素電極の電位はＶSSかＶROであり、列電極の信号Ｄ
（Ｊ）はＶSS〜ＶROにあることから、行電極により選択
された画素電極の電位がＶSSの時からの１フレーム間
は、非選択の期間を通じて画素電極の電位Ｄ（ＩＪ）
（Ｉ＝１〜Ｍ，Ｊ＝１〜Ｎ）は２ＶSS−ＶRO〜ＶROにあ
り、ＶROの時からの１フレーム間のＤ（ＩＪ）はＶSS〜
２ＶRO−ＶSSにある。 【００３３】図９では画素毎のトランジスターを制御す
るゲート信号を、画素を選択しトランジスターをオンさ
せるのにＶG （＞ＶRO）、画素を非選択にしトランジス
ターをオフさせるのにＶEE（≦２ＶSS−ＶRO）と変化さ
せているが、図１０では、Ｄ（ＩＪ）の電位に注目し、
行電極により選択された画素電極の電位がＶSSの時から
の１フレームは、トランジスターをオンさせるのにＶG
＋ＶSS−ＶRO（＞ＶSS）、トランジスターをオフさせる
のにＶEE（≦２ＶSS−ＶRO）とし、ＶROの時からの１フ
レームは、トランジスターをオンさせるのにＶG （＞Ｖ
RO）、トランジスターをオフさせるのにＶEE＋ＶRO−Ｖ
SS（≦ＶSS）とし、フレーム毎のゲート信号のパルスの
高さをＶG ＋ＶSS−ＶRO−ＶEE（＜ＶG −ＶEE）に縮
め、Ｇ（１）〜Ｇ（Ｍ）の各ゲート信号を出している。 【００３４】図５、図８ではディジタル／アナログ変換
器を構成する分圧回路は１個で、デコーダー、スイッチ
を表示体の列電極毎に形成しているが、複数のデコーダ
ー、スイッチ毎に分圧回路を持たせ、ディジタル／アナ
ログ変換してもよい。 【００３５】また図１、図５の構成で共通電極・電位と
呼称したところは、図８に示した構成の列電極に直交す
る行電極により選択される画素電極・電位とすることが
できる。図８の構成の列電極に直交する行電極により選
択される画素電極・電位を図１、図５に示した構成の共
通電極・電位とすることも同様である。 【００３６】したがって、以後の実施例についてはこの
点は考慮されているものとして、複数の列電極を形成し
た基板と、共通電極を形成した対向基板間に挟持される
液晶による表示体を用いた画像表示装置について記載
し、複数の列電極を形成した基板と、列電極に直交する
行電極により選択される複数の画素電極を形成した対向
基板間に挟持される液晶による表示体を用いた画像表示
装置をも包含するものとする。 【００３７】次に、図１１〜１６を参照して説明する。
なお、各例に用いられている共通的な回路要素、および
駆動方式は他の例においても組み合わせて適用可能であ
る。まず、図１１は図５の（１６）、（１７）、（１
８）、図８の（３１）、（３２）、（３３）の代わりに
用いられるディジタル／アナログ変換器を示し、図１２
は図１１に示した回路に使用される演算増幅器を示して
いる。図５、図８のディジタル／アナログ変換器が電圧
選択方式であったのに対して、図１１は電流選択方式と
なっている。 【００３８】いずれも相補接続絶縁ゲート型電界効果ト
ランジスターの集積回路で構成される。（３６）は演算
増幅器であり、基準電圧ＶR −ＶCCを反転入力し、出力
で電流源トランジスター（３８）、（４１）、（４
３）、（４５）、（４７）を制御し、ｒの抵抗（３９）
の電極間電圧を非反転入力としている。 【００３９】（３７）、（４０）、（４２）、（４
４）、（４６）は（３８）、（４１）、（４３）、（４
５）、（４７）の電流経路をオン・オフするスイッチト
ランジスターであり、電流源トランジスターよりオン抵
抗が充分低く、（３８）／（４１＋２Ｌ）（Ｌ＝０〜
３）のチャンネル幅／チャンネル長比と（３７）／（４
０＋２Ｌ）とが実質的にほぼ等しくなるようにしてい
る。 【００４０】ゲート電圧がＶSSとなっている（３７）は
常時オンであり、（３８）により（３９）に流れる電流
は抵抗の電極間電圧がＶR −ＶCCとなるように（３６）
で定められる。 【００４１】集積回路内で電流源トランジスターは近接
して配置され、チャンネル幅／チャンネル長を規格化し
た性能が同等であり、演算増幅器出力Ｖ0 を共通にゲー
ト入力としていることから、電流源トランジスターのチ
ャンネル幅／チャンネル長を（３８）β，（４１）β
p ，（４３）β0 ，（４５）β1 ，（４７）β2 とし、
（４８）の抵抗をＲとすれば出力はＤ（Ｊ）＝（ＶR −
ＶCC）Ｒ（Ｐβp ＋Ｄ0（Ｊ）β0 ＋Ｄ1 （Ｊ）β1 ＋
Ｄ2 （Ｊ）β2 ）／ｒβ＋ＶCC，（Ｐ，Ｄ0 （Ｊ），Ｄ
1 （Ｊ），Ｄ2 （Ｊ）はＶDDの時０，ＶSSの時１）とな
り、ｒ，Ｒ，βp，β0 ，β1 ，β2 を適切な値に定め
ることで、Ｐ，Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）の
ディジタル入力をディジタル／アナログ変換した出力が
得られる。 【００４２】例えばｒ＝Ｒ，β2 ＝２β1 ＝４β0 ，β
＝β0 ＋β1 ＋β2 とすればＶSS〜ＶDDのディジタル入
力でＶCC〜（ＶR −ＶCC）（１＋βp ／β）＋ＶCCのア
ナログ電圧が、（ＶR −ＶCC）／７の単位電圧の３ビッ
トの重み付けで出力される。 【００４３】（３６）は、簡単には、バイアス段と差動
増幅段を有する演算増幅器を用いることができ、図１２
に例示される回路は近接し、形状の全く同等なＰチャン
ネルトランジスター（５４）、（５５）を能動負荷と
し、近接し、形状の全く同等なＮチャンネルトランジス
ター（５２）、（５３）のゲートに差動入力Ｖ+ ，Ｖ-
を接続し、ソースをＮチャンネルトランジスター（５
１）の定電流源に接続した差動増幅段と、ゲート・ドレ
インおよび（５１）のゲートを接続したＮチャンネルト
ランジスター（５０）に、負荷抵抗となるＰチャンネル
トランジスター（４９）を接続したバイアス段からなる
演算増幅器である。 【００４４】ディジタル／アナログ変換器は液晶表示体
の列電極毎に形成されるが、（３６）は先述の分圧回路
のように複数列のディジタル／アナログ変換器で共有す
ることができ、Ｄ（Ｊ）を定める抵抗（４８）は複数列
について、（３９）と近接するように集積回路上に配置
される。 【００４５】（ＶR −ＶCC）βp ／βは図５、図８のＶ
1 −ＶC ，Ｖ1 −ＶSS，ＶR −Ｖ8に相当する予め定め
られた電圧を設定するのに用い、Ｐで（４０）をスイッ
チし、（４１）を制御することで達せられる。 【００４６】図１３は図４に示した画素から成る液晶表
示体の各列毎に図１１に示したディジタル／アナログ変
換器を有する画像表示装置の構成図であり、本発明の第
１の実施例を示し、図１４はそのタイミングチャートで
ある。（５６）、（５７）、（５９）、（６０）はそれ
ぞれ図５の（１４）、（１５）、（１９）、（２０）に
対応している。 【００４７】（５６）でデータＤ0 ，Ｄ1 ，Ｄ2 をクロ
ックＣＬにより直列に転送し、Ｄ0 S（１），Ｄ
1 S（１），Ｄ2 S（１）〜Ｄ0 S（Ｎ），Ｄ1 S（Ｎ），Ｄ2 S
（Ｎ）にあたる一群のデータ転送を終了後、（５９）の
一行のゲート信号がＶG となり同一行の（６０）の画素
群のトランジスターをオンさせる。 【００４８】（５６）の各ビットの出力はライトイネー
ブル信号Ｗにより（５７）に書き込まれ、その出力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）（Ｊ＝１〜Ｎ）を（５
８）で図１１のように列毎にディジタル／アナログ変換
したデータＤ（Ｊ）は列電極を通して画素電極に蓄えら
れる。 【００４９】この行のゲート信号がＶG になっている間
に次行のデータが（５６）を転送され、ゲート信号がＶ
EEとなりその行の画素群のトランジスターがオフし、次
行のゲート信号がＶEEからＶG になると次のライトイネ
ーブル信号が出て（５６）の出力を（５７）に書き込み
（５８）により変換されたデータが画素に伝えられる。 【００５０】この実施例の画素へのデータサイクルは、
様々な表示データを全画素に入れる１フレームと共通電
極電位ＶC を基準として前記データと対称に反転する表
示データを全画素に入れる１フレームの計２フレームか
ら構成され、所定の周波数例えば３０Ｈｚで駆動されて
いる。 【００５１】共通電極電位ＶC はこのサイクルに合わせ
て前１フレームＶCC、後１フレームＶROになっており、
シフトレジスターへの入力Ｄ0 ，Ｄ1 ，Ｄ2 が後１フレ
ームで前１フレームと反転したデータになっていること
から、Ｗによってラッチに書き込まれ、並列に出力され
るディジタル／アナログ変換器へのディジタル入力Ｄ0
（Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）は後１フレームで前１
フレームの値と相補的に反転した値になっており、予め
定められた電圧を設定するスイッチ入力Ｐも前１フレー
ムＶSSで電圧設定、後１フレームＶDDで電圧非設定とな
っていることから、基準電圧入力がＶRO−ＶCCで一定な
ディジタル／アナログ変換器の出力は共通電極の電位に
対して１フレーム毎の所定の周期で反転し、液晶の交流
駆動がなされている。 【００５２】図１１に示すディジタル／アナログ変換器
の電流源トランジスターのチャンネル幅／チャンネル長
は適切な値に定められ（図１４ではβ＝βp ＋β0 ＋β
1 ＋β2 でβp ，β0 ＜β1 ＜β2 を定めている）、階
調表示する液晶の光学特性に合わせて、ディジタル入力
に対するアナログ出力が出されるようにしている。した
がって、１行Ｊ列の画素電極のＤ（１Ｊ）はＶC ととも
に１フレーム毎に反転し、Ｄ（１Ｊ）−ＶC がデューテ
ィ１００％の交流波形となっている。 【００５３】図１５は図１４に示したタイミングチャー
トを変形した本発明の第２の実施例のタイミングチャー
トである。共通電極電位ＶC がＶCCの時には、画素電極
の電位は２ＶCC−ＶRO〜ＶROにあり、ＶC がＶROの時に
はＶCC〜２ＶRO−ＶCCにある。 【００５４】図１４では画素毎のトランジスターを制御
するゲート信号を、画素を選択しトランジスターをオン
させるのにＶG （＞ＶRO）、画素を非選択にしトランジ
スターをオフさせるのにＶEE（≦２ＶCC−ＶRO）と変化
させているが、図１５では共通電極電位ＶC がＶCCの時
には、トランジスターをオンさせるのにＶG ＋ＶCC−Ｖ
RO（＞ＶRO）、トランジスターをオフさせるのにＶ
EE（≦２ＶCC−ＶRO）とし、ＶC がＶROの時にはトラン
ジスターをオンさせるのにＶG 、トランジスターをオフ
させるのにＶEE＋ＶRO−ＶCC（≦ＶCC）とし、ゲート信
号のパルスの高さをＶG ＋ＶCC−ＶRO−ＶEE（＜ＶG −
ＶEE）に縮め、Ｇ（１）〜Ｇ（Ｍ）の各ゲート信号を出
している。 【００５５】図１６は図１３に示した画像表示装置と同
様な構成の第３の実施例の画像表示装置の動作を示すタ
イミングチャートである。図１６は図１４に対して、シ
フトレジスターに入力されるクロックＣＬ、データＤ
0 ，Ｄ1 ，Ｄ2 、ラッチへのデータ書き込みをイネーブ
ルにする信号Ｗ、ディジタル／アナログ変換器に予め定
められた出力電圧を設定するスイッチ入力Ｐは同様な信
号となっているが、ディジタル／アナログ変換器の電源
ＶCCおよび基準電圧入力ＶR が１フレーム毎に変化し、
共通電極電位ＶC は一定になっている。 【００５６】図１１に示すディジタル／アナログ変換器
は、基準電圧入力ＶR 、出力Ｄ（Ｊ）ともに電源電位Ｖ
CCに対して定められるようになっており、ＶR −ＶCCを
一定にしたままの変化では、Ｄ（Ｊ）−ＶCCは一定に定
められる。 【００５７】図１６においてＰがＶSSとなっている前１
フレームでは、ＶR がＶRO，ＶCCが（ＶRO＋ＶCO）／２
となっており、後１フレームでは、シフトレジスターへ
の入力Ｄ0 ，Ｄ1 ，Ｄ2 が前と反転したデータになって
いることから、Ｗによってラッチに書き込まれ並列に出
力されるディジタル／アナログ変換器へのディジタル入
力Ｄ0 （Ｊ），Ｄ1 （Ｊ），Ｄ2 （Ｊ）は後１フレーム
で前１フレームの値と相補的に反転した値になり、Ｐが
ＶDD，ＶR が（ＶRO＋ＶCO）／２，ＶCCがＶCOであるこ
とと、共通電極電位ＶC がフレームに依らず（ＶRO＋Ｖ
CO）／２の一定であること、ディジタル／アナログ変換
器のチャンネル幅／チャンネル長がβ＝βp ＋β0 ＋β
1 ＋β2 となるように選ばれていることから、画素に入
る電位は前１フレームで（ＶRO＋ＶCO）／２〜ＶRO、後
１フレームでＶC を基準として前と対称に反転する（Ｖ
RO＋ＶCO）／２〜ＶCOとなり、１フレーム毎の所定の周
期で反転する液晶の交流駆動がなされている。 【００５８】したがって、１行Ｊ列の画素電極の電位Ｄ
（１Ｊ）はＶC に対して１フレーム毎に反転し、Ｄ（１
Ｊ）−ＶC はデューティ１００％の交流波形を示してい
る。 【００５９】以上説明した参考例および第１〜第３の実
施例のディジタル／アナログ変換器を備えた画像表示装
置の駆動方法では、カラー表示するにあたって、透明な
共通電極または列電極を形成した基板上に電極に近接し
てＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色カラーフィル
ターを、対向基板の画素電極に対応して配置し、行電極
により選択される画素電極に対応するカラーフィルター
の並びに応じて順次クロックＣＬに同期したカラーデー
タＤ0 ，Ｄ1 ，Ｄ2 をシフトレジスターに転送し、ラッ
チ後ディジタル／アナログ変換した出力を選択された行
の画素電極に入れることで達成される。 【００６０】即ち液晶表示体のカラーフィルター後方に
光源を配置し、液晶にかかる電圧で画素毎の液晶配列を
制御し、カラーフィルター、液晶を通して透過する光量
を変化させることでカラー画像表示がなされる。 【００６１】 【発明の効果】このように本発明の画像表示装置の駆動
方法は、液晶表示体の列電極毎に共通な分圧回路と、デ
コーダーと、スイッチとが備えられたディジタル／アナ
ログ変換器を配置した構成としたことで、液晶にかかる
電圧を画素毎に変えて階調表示をすることができ、液晶
表示体の画素電極に線順次動作でデータを入れるように
したことで、画像データをラッチしディジタル／アナロ
グ変換して画素電極に入れる期間はフレーム周期／画素
の行数となり、データの設定時間に余裕を持たせられる
ことから、画素の行数、列数を増加させ大表示容量、大
面積の表示を実現できる優れた特徴を有するものであ
る。
【図面の簡単な説明】
【図１】本発明に用いる画像表示装置の構成図。
【図２】従来の画像表示装置の構成図。
【図３】図１の画像表示装置の動作を示すタイミングチ
ャート。 【図４】一画素毎に形成されたトランジスターによって
駆動される画像表示装置の画素の構成図。 【図５】図４の画素を有する本発明の第１の参考例の構
成図。 【図６】図５の第１の参考例の動作を示すタイミングチ
ャート。 【図７】一画素毎に形成されたトランジスターによって
駆動される画像表示装置の画素の構成図。 【図８】図７の画素を有する本発明の第２の参考例の構
成図。 【図９】図８の画像表示装置の動作を示すタイミングチ
ャート。 【図１０】図９と同様に図８の画像表示装置の動作を示
すタイミングチャート。 【図１１】本発明の画像表示装置に使用されるディジタ
ル／アナログ変換器の回路図。 【図１２】図１１のディジタル／アナログ変換器に使用
される演算増幅器。 【図１３】図４の画素と図１１のディジタル／アナログ
変換器を有する本発明の第１の実施例の画像表示装置の
構成図。 【図１４】図１３の画像表示装置の動作を示すタイミン
グチャート。 【図１５】第２の実施例の画像表示装置の動作を示すタ
イミングチャート。 【図１６】図１３の画像表示装置と同様な構成の本発明
の第３の実施例の画像表示装置の動作を示すタイミング
チャート。 【符号の説明】 １：シフトレジスター ２：ラッチ ３：ディジタル／アナログ変換器 ４：液晶表示体 Ｄ（１）〜Ｄ（Ｎ）：（３）と（４）との接続端子を示
す列電極 Ｗ：（２）のライトイネーブル信号 ＶR ：（３）の基準電圧入力 ＶC ：（４）の共通電極端子・電位 ＶDD，ＶSS：（１）と（２）の電源端子・電位 ＶDD，ＶCC：（３）の電源端子・電位
ャート。 【図４】一画素毎に形成されたトランジスターによって
駆動される画像表示装置の画素の構成図。 【図５】図４の画素を有する本発明の第１の参考例の構
成図。 【図６】図５の第１の参考例の動作を示すタイミングチ
ャート。 【図７】一画素毎に形成されたトランジスターによって
駆動される画像表示装置の画素の構成図。 【図８】図７の画素を有する本発明の第２の参考例の構
成図。 【図９】図８の画像表示装置の動作を示すタイミングチ
ャート。 【図１０】図９と同様に図８の画像表示装置の動作を示
すタイミングチャート。 【図１１】本発明の画像表示装置に使用されるディジタ
ル／アナログ変換器の回路図。 【図１２】図１１のディジタル／アナログ変換器に使用
される演算増幅器。 【図１３】図４の画素と図１１のディジタル／アナログ
変換器を有する本発明の第１の実施例の画像表示装置の
構成図。 【図１４】図１３の画像表示装置の動作を示すタイミン
グチャート。 【図１５】第２の実施例の画像表示装置の動作を示すタ
イミングチャート。 【図１６】図１３の画像表示装置と同様な構成の本発明
の第３の実施例の画像表示装置の動作を示すタイミング
チャート。 【符号の説明】 １：シフトレジスター ２：ラッチ ３：ディジタル／アナログ変換器 ４：液晶表示体 Ｄ（１）〜Ｄ（Ｎ）：（３）と（４）との接続端子を示
す列電極 Ｗ：（２）のライトイネーブル信号 ＶR ：（３）の基準電圧入力 ＶC ：（４）の共通電極端子・電位 ＶDD，ＶSS：（１）と（２）の電源端子・電位 ＶDD，ＶCC：（３）の電源端子・電位
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.6 識別記号 ＦＩ
Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ
Claims (1)
- (57)【特許請求の範囲】 １．能動素子と液晶と３原色カラーフィルターとが配置
された表示体が備えられた画像表示装置の駆動方法であ
って、Ｍ本の行電極群とＮ本の列電極群とが互いに直交
するようにマトリックス状に配列され、能動素子が行電
極と列電極のマトリックスに対応して設けられ、画素電
極と画素電極に対向した共通電極とが設けられ、対向基
板間に液晶が挟持され、同一行電極に接続される画素を
オンさせるゲート信号を送出する行側のシフトレジスタ
ーが設けられ、列側のシフトレジスターとラッチとディ
ジタル／アナログ変換器とが設けられ、Ｎ本の列電極を
同時に駆動可能とされ、ディジタル画像データがｎビッ
ト（ｎ≧３）で構成され、集積回路で構成されたディジ
タル／アナログ変換器には電流源トランジスターと１列
当たりｎ個のスイッチトランジスターとが備えられ、１
〜Ｎ列に対応したディジタル画像データは列側のシフト
レジスターのなかをクロックにより直列に転送され、ラ
イトイネーブル信号により１〜Ｎ列に対応したディジタ
ル画像データがラッチに並列に出力され、さらにラッチ
を通して、ほぼ同時にスイッチトランジスターに入力さ
れ、電流源トランジスターをオン・オフする電流選択方
式によって、液晶の光学特性に合わせられた電流値が発
生され、１〜Ｍ行に対応した前記ゲート信号によって、
各行の１〜Ｎ列に対応した各画素電極にアナログ画像デ
ータが蓄積され、さらに、共通電極の電位と、前記アナ
ログ画像データとの間の電圧の極性が１フレーム又は２
フレームの周期で反転されて液晶の交流駆動が行われ、
２n 階調のカラー画像表示が行われることを特徴とする
画像表示装置の駆動方法。 ２．画素へのデータサイクルが所定の周波数で駆動され
る請求項１に記載の画像表示装置の駆動方法。 ３．ライトイネーブル信号のタイミングに対応して共通
電極の電位が反転される請求項１または２に記載の画像
表示装置の駆動方法。 ４．演算増幅器に相補接続絶縁ゲート型電界効果トラン
ジスターが用いられた請求項１、２または３に記載の画
像表示装置の駆動方法。 ５．Ｎ本の列電極に対して、１つの分圧回路が設けられ
た請求項１〜４のいずれか１項に記載の画像表示装置の
駆動方法。 ６．能動素子がトランジスターである請求項１〜５のい
ずれか１項に記載の画像表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055153A JP2907330B2 (ja) | 1997-03-10 | 1997-03-10 | 画像表示装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055153A JP2907330B2 (ja) | 1997-03-10 | 1997-03-10 | 画像表示装置の駆動方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223874A Division JP2646523B2 (ja) | 1984-10-26 | 1984-10-26 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1026961A JPH1026961A (ja) | 1998-01-27 |
| JP2907330B2 true JP2907330B2 (ja) | 1999-06-21 |
Family
ID=12990815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9055153A Expired - Lifetime JP2907330B2 (ja) | 1997-03-10 | 1997-03-10 | 画像表示装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907330B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528649A (en) * | 1978-08-22 | 1980-02-29 | Seiko Epson Corp | Display system for liquid crystal picture |
| JPS56146326A (en) * | 1980-04-16 | 1981-11-13 | Sanyo Electric Co Ltd | Digital-to-analog converter |
| JPS58181324A (ja) * | 1982-04-16 | 1983-10-24 | Mitsubishi Electric Corp | Ｄ−ａ変換器 |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
-
1997
- 1997-03-10 JP JP9055153A patent/JP2907330B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1026961A (ja) | 1998-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980428 |