JPS58181324A - Ｄ−ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は１Ｍ・５ＦＥＴのバックゲート効果を受けず
に、抵抗分割部の分割電圧を出力に送り出す為の装置に
関するものであり、かつ従来装置の抵抗分割部の抵抗パ
フ−メーターを使用できるものである。

従来この種のｋｌｌとして繭１図に示すものかあつた０
石１１Ｑにおいて、（ＩＪは基準電圧の下＠値の入力端
子、（２）は基準電圧の上限値の入力端子、Ｒ１゜１２
．１８．１４は抵抗素子、前記抵抗素子の節点を（３）
。

ＫＪ　、φ〕で示し、前記すべてを含む抵抗分船部を（
６）で示しである。またＱｌ　、ＱＢ　、ＱＢは、　Ｍ
＠５ＦＥＴ″Ｃ′あり、信号（７）、…）、誇）に対応
して導通、非導通し。

細点（ｉｔ　、　（４Ｊ　＊　＠）の分割電位を出力す
るのを制動する。。

次に動作について説明する。−ＪｉｌＱ　１図において
。

節点（ＩＪの電位をＹａ　、節点（幻の電位をＶｂ（Ｖ
ａ＜Ｖｂと仮にする。）とし、（１）と（２Ｊの電位差
をＶ　（ＭＶｂ−Ｖａ）とする、そして、抵抗素子Ｒ１
、Ｒ２、Ｒｌｌ　、Ｒ４の大きさをそれぞれｒｌ、ｒｌ
、ｒｌ、ｒ４とすると節点（３）　、　（４）　。

（５）の電位Ｖ（至）、、マ（イ）、マ（ｉ）　　は抵
抗分豹によって＝　’　ｖ　＋　ｖ龜 ｖｕ）　−ｒｌ＋ｔｊｉｌ＋ｒ８＋ｒ４Ｉｖ十ｖｔＡ ”’　”　　Ｒｌｌｔ２＋ｔＢ−）１４十　　＋１　　
　　　・・マ＋Ｖａ ｖＩＪ　−ｔ１＋ｔ２＋１１１＋ｔ４ となる。

Ｖ（３Ｊ、麺）、Ｖ（旬を出力する為には上掲の表に示
すようなＭ＊ｓＦＩ！Ｔの軟部になるように、信号（７
）　、　（Ｊｌ）　、　（９Ｇを下表のように設定する
。

第２表は正論理による真理値表であってＱｌ　、　Ｑｌ
　。

Ｑｌをｒ−舅ｏｓＦＢＴ便用の場合でゐり、（）内１！
Ｑｌ。

Ｑｇ、ＱＩｅＮ−麗・・　使用の場合である。

従来の装置において、電源電圧に近い値を出力しようと
する場合、パックグー）５＃Ｊ畢によって。

麗・口Ｆ翼Ｔが十分導通する事がで番ず、所望の電圧を
出力する憂が出来なくなる欠点があった。さらにこの現
象は、低電圧電源において＠看となった。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので１Ｍ・―ＦＥＴの配置場所を東えて
パックゲート効果が起こらないようにし、かつ従来装置
の抵抗素子のパフメーターを使用できるように抵抗配列
をくふうしたものである。

以下１本発明の一実施例と゛してｌ！２図について説明
する。（６）は基準電圧の下限値入力端子、（ロ）は基
準電圧の上限値入力端子を示し、　Ｒ５，Ｒ６，Ｒ７゜
１ｇ、Ｈ，１１０は抵抗素子であって、基準ｉｔ比を分
　　−劃するのに使用され１節点（ロ）、Ｑｌ、Ｈは基
準電位の下限値の印加ＩＵ能節点、ａ＃、（ロ）、に）
は基準電位の上限値の印加可能節点を示し、（へ）は本
装亀の出力を示しである。また基準電位の下限値の印加
場所ｔｗｍｔルＮ−ＭｅｓＦＩＴＩＱ４　、Ｑｌ　、　
Ｑｌ、上限値の印加場所を＄１１４するＦ−ＭｅｓＦＩ
ＴをＱ７．ＱＢ、Ｑ９とし。

前記菖・・−Ｆ冨Ｔをｓｔｎする信号を四、四、（支）
とする、そｔ、ｒｗ、ａ、ｍ上１（、インＡ−＃−１１
、１２ｘ８を備えて、　Ｑ４−Ｑ７　、　Ｑ暴−Ｑｌ　
、　Ｑｌ−Ｑ９　ＣＤ各ヘアーの両ＭｅｓＦ菖Ｔに逆転
信号を送るようにしである。

第２図にもとすき１本発明の動作についてｇａＦＪＡす
る。に）の−位をＶａ、αυの電位をｖｂｃｖａ＜ｖｂ
と仮にする。）とし、（６）と（ロ）の電位差をＶ（ｗ
Ｖｌ＋−Ｖａ）とする。また抵抗素子Ｒ６，Ｒ＠、　Ｒ
？、　Ｒ８，Ｒ１１％ＩＩＭＩの大きさを、そ１Ｌそれ
下表のように設定する。

そしてＱ４．Ｑｌ、Ｑｌは八−１＋１ｏｓＦＫＴ　Ｉ　
０丁、Ｑｌｌ、Ｑ９はデーＭｏ１ＦＥＴを使用する。

前記設定に基づき、従来装置における出力値Ｖψ）−ｖ
ｕ）”を句を１本発明装置を用いて出力する揚台＆Ｍ＠
ｌ＠−ＦＩＴＱ４．　ＱＢ、　Ｑｌ、　０丁、　Ｑｌ、
　Ｑ９の導通・非上掲の表に示すような麗・−Ｆ訂の導
通・非導通状塾を下表のような四、ｅｌ（２）の信号に
よって制御する。

具体的に−を出力する場合について説明する。第６に示
す信号によってＱＩＳ、Ｑ９が導通、他のＭｏａ−ｙｇ
ｔは非導通となり、Ｈの電位がｖ（１）となり、（ト）
の電位が’（ｂ）となる。その結果、抵抗分詞によって
斡（出力）の電位は−となる。この場合、Ｎ−ＭｓｓＦ
ＫＴ　Ｑｌｌ（Ｆ）　’）　−、Ｘは、　Ｖ（峠Ｐ−Ｍ
ｏｓ−ＦＨＴＱ９０）Ｖ−スはｖ（ｋ）　　となり、　
Ｑｌ、　９９はバンクグートノ（イアス効果をうけず、
Ｈ，０１にはＶ（、）、ｖ（ｂ）を印加スル事ができろ
。マ（４）が出力される賜金は−にｖ（ａハ軟「マ（、
〕が印加されマ＠）がに）の−位となる・同様Ｉこｖ（
ｂ）が出力される場合は、斡にＶ（ａ）、”にＶ（ｂ）
が印加されＶＣ６Ｊがに）の電位となる。

なお、上記笑施例では出力値を１通りにしたが出力値を
数眼りなくする事は原理的に可能である。

本発明は、低電圧動作するＣ−Ｍｏ５ｌＣにおいて。

電源電圧に近い出力値を出す必袈のあるＤ−ム良換器を
作製可能にするのに有効である。

を示ビである。

代理人　ｓｋ信− 第１図

Claims (1)

【特許請求の範囲】
1. 半導体１ｓ積回路において、一定の基準電圧を数個の抵
   ＦＣ凧子によって１段階的に分制す各抵抗分割部、＆机
   机側割部の基準電圧の印加場所を指定する信号、その信
   号値に対応し、尋通、非導通によって基準電圧の上限値
   、下限値を直接、抵抗分割部へ印加するのをｉｌｌ　Ｉ
   Ｉする？−麗・５ＦＩＴ　　（上限値）、Ｎ−麗・５Ｆ
   ＫＴ　（下限値）を備え、抵抗分割部の抵抗素子の節点
   の１つを出力とするという構成になっている事を特徴と
   するＤ−ム変換路。