JPS63294012A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JPS63294012A JPS63294012A JP62130184A JP13018487A JPS63294012A JP S63294012 A JPS63294012 A JP S63294012A JP 62130184 A JP62130184 A JP 62130184A JP 13018487 A JP13018487 A JP 13018487A JP S63294012 A JPS63294012 A JP S63294012A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- hysteresis
- comparator
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000036772 blood pressure Effects 0.000 description 2
- 241000270708 Testudinidae Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野、λ
本発明はヒステリシス回路に関し、特にヒステリシス電
圧を自…に設定できるヒステリシス回路に関する。
圧を自…に設定できるヒステリシス回路に関する。
従来、ヒステリシス回路はディジタル回路の入力端に用
いられ、な１っだアナログ信号の人力成形を整形するた
めに用いられている。
いられ、な１っだアナログ信号の人力成形を整形するた
めに用いられている。
例えは、第４図は一般的なヒステリシス回路における入
出力電圧波形図である。
出力電圧波形図である。
かかる第４図に示すように、横軸には時刻をとり、縦軸
には゛電圧をとったかかる人出力阪形図において、ヒス
テリシス回路ｒｉ時刻ｔ１のように入力信号Ｖｉａが所
定の電圧ＶＨを越えた時出力信号Ｖｌｔｄｆローレベル
（０）からハイレベル（１）に変化し、また時刻ｔ２の
ように入力信号Ｖｉａが所定のＶＬより下った時出力信
号ＶｏＩ１１がハイレベル（１）からローレベル（０）
に変化するような反転レベルの異なる回路である。尚１
時刻ｔ３ ＋”４についても時刻ｔｌ ｅｔ２と同様の
働きをするのでここでｒｔ説明を省略する。
には゛電圧をとったかかる人出力阪形図において、ヒス
テリシス回路ｒｉ時刻ｔ１のように入力信号Ｖｉａが所
定の電圧ＶＨを越えた時出力信号Ｖｌｔｄｆローレベル
（０）からハイレベル（１）に変化し、また時刻ｔ２の
ように入力信号Ｖｉａが所定のＶＬより下った時出力信
号ＶｏＩ１１がハイレベル（１）からローレベル（０）
に変化するような反転レベルの異なる回路である。尚１
時刻ｔ３ ＋”４についても時刻ｔｌ ｅｔ２と同様の
働きをするのでここでｒｔ説明を省略する。
第５図はかかる従来の一例を示すヒステリシス回路の具
体的（１４成図である。
体的（１４成図である。
第５図に示すように、ＶｔｎＨ人力′亀圧、電圧。
１９ｒｉ分圧抵抗素子、２０．２１ｒｔインバータ回路
、２Ｖｏｕｔｉｊ出力′亀圧をそれぞれ表わす。この分
圧抵抗素子（以下、単に抵抗と称す）１８．１９の抵抗
イＩをそれぞれＲｔｓ、Ｒｓ＊とすると、［源電圧ＶＤ
Ｄを加えた時のヒステリシス回路の反転レベルｎ （以下、ヒステリシス電圧と称す）ｖＨｒｉＲ４ｇ ＋
Ｒ＋ｅｖＩｆｌがインバータ回路（以下、Ｉ＃にインバ
ータと称す）２０の反転レベルを越えた点、また反転し
）Ｌ１９・Ｖａｎ利も８・ＶＤＤ ヘル■Ｌｒ１Ｒ１８＋ＲＩ９ がインバータ２０
の反転レベルより下った点となっている。更に、インバ
ータ２１に出力゛電圧ＶｏｕｔをＶａｎと同相とするた
めの回路であり、この例でｒｔ＆抗１８．１９とインバ
ータ２０の反転レベルがヒステリシス電圧を決める素子
となっていた。
、２Ｖｏｕｔｉｊ出力′亀圧をそれぞれ表わす。この分
圧抵抗素子（以下、単に抵抗と称す）１８．１９の抵抗
イＩをそれぞれＲｔｓ、Ｒｓ＊とすると、［源電圧ＶＤ
Ｄを加えた時のヒステリシス回路の反転レベルｎ （以下、ヒステリシス電圧と称す）ｖＨｒｉＲ４ｇ ＋
Ｒ＋ｅｖＩｆｌがインバータ回路（以下、Ｉ＃にインバ
ータと称す）２０の反転レベルを越えた点、また反転し
）Ｌ１９・Ｖａｎ利も８・ＶＤＤ ヘル■Ｌｒ１Ｒ１８＋ＲＩ９ がインバータ２０
の反転レベルより下った点となっている。更に、インバ
ータ２１に出力゛電圧ＶｏｕｔをＶａｎと同相とするた
めの回路であり、この例でｒｔ＆抗１８．１９とインバ
ータ２０の反転レベルがヒステリシス電圧を決める素子
となっていた。
〔発明が解決しようとする問題点〕
上述した従来のヒステリシス回路は、インバータの反転
レベルによってヒステリシス電圧が決まるだめに温度や
特性などの変動でヒステリシス電圧が変動したり、１だ
抵抗値が自由に設定できないためにヒステリシス電圧を
自由に設定できないという欠点がある。
レベルによってヒステリシス電圧が決まるだめに温度や
特性などの変動でヒステリシス電圧が変動したり、１だ
抵抗値が自由に設定できないためにヒステリシス電圧を
自由に設定できないという欠点がある。
本発明の目的に、上述のヒステリシス電圧を自由に設定
でき、且つ温度りこ化等による変動がないヒステリシス
回路を提供することにある。
でき、且つ温度りこ化等による変動がないヒステリシス
回路を提供することにある。
本発明のヒステリシス回路は、少なくとも二つの基準電
圧を発生する分圧益と、前８ピ基準゛屯圧を切換えるス
イ・ソチング素子と、これらスイッチング素子により切
換えられた一つの基準゛電圧と入力信号の血圧とを比較
するコンパレータ回路とを含み、−１１記コンパレ一タ
回路の出力端子から出力信号を得ると共にその出力信号
により前記スイッチング素子を制御することにより、出
力信号のレベルの筒い時ｒｔ前記二つの基ｆ￥電圧の内
の低い方を選択し、またｔｌ′１カ債号のレベルの低い
ＦＦｆは前記二つの連単・電圧の内のμい方を選択して
切換えるようにすることにある。
圧を発生する分圧益と、前８ピ基準゛屯圧を切換えるス
イ・ソチング素子と、これらスイッチング素子により切
換えられた一つの基準゛電圧と入力信号の血圧とを比較
するコンパレータ回路とを含み、−１１記コンパレ一タ
回路の出力端子から出力信号を得ると共にその出力信号
により前記スイッチング素子を制御することにより、出
力信号のレベルの筒い時ｒｔ前記二つの基ｆ￥電圧の内
の低い方を選択し、またｔｌ′１カ債号のレベルの低い
ＦＦｆは前記二つの連単・電圧の内のμい方を選択して
切換えるようにすることにある。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の年−の実施例を示すヒステリシス回路
しＩである。
しＩである。
第１図に示すように、抵抗ｌと２、および抵抗３と４ｒ
ｉそれぞれ接続され、抵抗１，３のそれぞれ■端には逼
源篭圧ＶＤＤが供給され且つ抵抗２゜４のそれぞれの一
端に接地されている。これら抵抗１〜４０節点１２．１
３からはそれぞれスイッチ８．９が接続され、これらス
イッチの他端は互いに節点１４として接続される。塘た
、コンパレータ１ｉｒｉ人力′ｄ圧ＶＩＩｌと前記節点
１４からの分圧抵抗素子がコンパレータ１１に人力比較
されて出力Ｖｅｓｔになる。′また。このコンパレータ
１１の出力はインバータ１０を介して前記スイッチ８を
且つインバータを介さずに直接前記スイッチ９をフィー
ドバック制御する。ここでのスイッチはコントロール端
子と２つの入出力端子を持った電気スイッチで、コント
ロール端子にハイレベルカ人った時、２つの入出力端子
間はオン状態となり。
ｉそれぞれ接続され、抵抗１，３のそれぞれ■端には逼
源篭圧ＶＤＤが供給され且つ抵抗２゜４のそれぞれの一
端に接地されている。これら抵抗１〜４０節点１２．１
３からはそれぞれスイッチ８．９が接続され、これらス
イッチの他端は互いに節点１４として接続される。塘た
、コンパレータ１ｉｒｉ人力′ｄ圧ＶＩＩｌと前記節点
１４からの分圧抵抗素子がコンパレータ１１に人力比較
されて出力Ｖｅｓｔになる。′また。このコンパレータ
１１の出力はインバータ１０を介して前記スイッチ８を
且つインバータを介さずに直接前記スイッチ９をフィー
ドバック制御する。ここでのスイッチはコントロール端
子と２つの入出力端子を持った電気スイッチで、コント
ロール端子にハイレベルカ人った時、２つの入出力端子
間はオン状態となり。
一方、コントロール端子にローレベルが入った時、２つ
の入出力端子間はオフ状態となるスイッチでｈる。また
、コンパレータｒｔ２つの入力端子と１つの出力端子を
持った比較器で、十端子の電圧か一端子の電圧より高い
時ハイレベルを出力し、＋端子の電圧が一端子の電圧よ
り低い時ローレベルを出力するものである。
の入出力端子間はオフ状態となるスイッチでｈる。また
、コンパレータｒｔ２つの入力端子と１つの出力端子を
持った比較器で、十端子の電圧か一端子の電圧より高い
時ハイレベルを出力し、＋端子の電圧が一端子の電圧よ
り低い時ローレベルを出力するものである。
次に、かかるヒステリシス回路における抵抗１〜４の抵
抗値をそれぞれＲ１ｍ”Ｎ ｏ ”３ ａ Ｒ４とする
る電圧がそれぞれ表われる。この電圧ＶＨがＶＬより高
い′電圧となるように設計すると、コンパレータ１１の
入力電圧Ｖｔｍと出力′電圧■・ｍｌが両者共ローレベ
ルの時、スイッチ９ｒｉオフになす且つスイッチ８はイ
ンバータ１０によってオンとなり、節点１４にｒ１節点
１２の血圧Ｖｕが加わる。従ってコンパレータ１１に人
力′電圧ｖ１とＷＤ点１４の電圧ＶＨを比較し１、Ｖ・
ＩＩｔにローレベルを与えつつける。
抗値をそれぞれＲ１ｍ”Ｎ ｏ ”３ ａ Ｒ４とする
る電圧がそれぞれ表われる。この電圧ＶＨがＶＬより高
い′電圧となるように設計すると、コンパレータ１１の
入力電圧Ｖｔｍと出力′電圧■・ｍｌが両者共ローレベ
ルの時、スイッチ９ｒｉオフになす且つスイッチ８はイ
ンバータ１０によってオンとなり、節点１４にｒ１節点
１２の血圧Ｖｕが加わる。従ってコンパレータ１１に人
力′電圧ｖ１とＷＤ点１４の電圧ＶＨを比較し１、Ｖ・
ＩＩｔにローレベルを与えつつける。
次に、ｖＩｌｌに人力電圧が加わると、コンパレータ１
１ｔ’１Ｖｌｎと節点１４の電圧ＶＨとを比較し。
１ｔ’１Ｖｌｎと節点１４の電圧ＶＨとを比較し。
ＶｔｎがＶＨより低い場合ＶＣはＶｏｕｔはローレベル
のままであるが、ＶＩｎがＶＨを越えるとコンパレータ
１１の出力は反転し、 Ｖｏｗｅｒｉハイレベルになる
。
のままであるが、ＶＩｎがＶＨを越えるとコンパレータ
１１の出力は反転し、 Ｖｏｗｅｒｉハイレベルになる
。
従って、スイッチ９ｔ−ｒオンＫｆｘり且っスイッチ８
はオフになって節点１４に節点１３の電圧νＬが加わる
。前述のとおり、初Ｊ９：ｌ設定でｒｉＶＬがＶＨよシ
低い電圧になっているため、ＶＨを越えた・電圧を廟す
る人力′電圧Ｖ Ｉ ａとＶＬとをコンパレータ１１が
比較しても出力′電圧Ｖｏｕｔｒｔハイレベルに保たれ
る。ここで、ＶｉａがＶＨより下がってもコンパレータ
１１ ｒｔ Ｖｌ ａとＶＬとの比較を行なうためＶｏ
−ｔ ｔｄ依然としてハイレベルに保たれる。
はオフになって節点１４に節点１３の電圧νＬが加わる
。前述のとおり、初Ｊ９：ｌ設定でｒｉＶＬがＶＨよシ
低い電圧になっているため、ＶＨを越えた・電圧を廟す
る人力′電圧Ｖ Ｉ ａとＶＬとをコンパレータ１１が
比較しても出力′電圧Ｖｏｕｔｒｔハイレベルに保たれ
る。ここで、ＶｉａがＶＨより下がってもコンパレータ
１１ ｒｔ Ｖｌ ａとＶＬとの比較を行なうためＶｏ
−ｔ ｔｄ依然としてハイレベルに保たれる。
一方、逆にＶｌｍｌの゛電圧が減ると、コンパレータ１
１ｄＶｌ−ト節点１４（２）’に圧Ｖｌ：ｔｕｔ較し、
ＶｔａがＶＬより尚いとＶａａｔをハイレベルに銖つが
、νｌａがＶＬより下がるとＶ−ｔｒｉローレベルに変
化してスイッチ９をオフに且つスイッチ８をオンに変え
、節点１４の゛電圧がＶＨＫ変わる。このＶｎｒｉＶｔ
。
１ｄＶｌ−ト節点１４（２）’に圧Ｖｌ：ｔｕｔ較し、
ＶｔａがＶＬより尚いとＶａａｔをハイレベルに銖つが
、νｌａがＶＬより下がるとＶ−ｔｒｉローレベルに変
化してスイッチ９をオフに且つスイッチ８をオンに変え
、節点１４の゛電圧がＶＨＫ変わる。このＶｎｒｉＶｔ
。
より高い電圧であるため、Ｖｌ工り低い′電圧を有する
Ｖｌ ａ ｌｊ Ｖ Ｈと比較しても出力にローレベル
に保たれる。
Ｖｌ ａ ｌｊ Ｖ Ｈと比較しても出力にローレベル
に保たれる。
第２図に上記に説明した本発明の第一の実施例を示すヒ
ステリシス回路の入出力電圧特性図である。
ステリシス回路の入出力電圧特性図である。
第２図に示すように、横軸は入力信号゛也圧Ｖｔ１１゜
り縦軸は出力信号電圧ＶＯＩｌｔである。かかる出力信
号電圧ＶｅＩＩｔがローレベルからハイレベルに変化す
る点と、ｖＯＩＩＩがノ・イレベルからローレベルに変
化する点の異なるヒステリシス特性全持っており、これ
ら変化する点がそれぞれＶＨ，ＶＬとなっている。この
第２図からも前述の第１図の詐明が理解される。
り縦軸は出力信号電圧ＶＯＩｌｔである。かかる出力信
号電圧ＶｅＩＩｔがローレベルからハイレベルに変化す
る点と、ｖＯＩＩＩがノ・イレベルからローレベルに変
化する点の異なるヒステリシス特性全持っており、これ
ら変化する点がそれぞれＶＨ，ＶＬとなっている。この
第２図からも前述の第１図の詐明が理解される。
第３図１装本発明の第二の実施例を示すヒステリシス回
路し１である。
路し１である。
第３図に示すように、抵抗５〜７の抵抗値をそれぞれ托
ｓ 、 Ｒｓ 、 ）（，７とすると、節点１５にはに
はＶＬ” Ｒｓ ＋Ｒｓ ＋Ｒ７ＶＤＤの電圧が加わる
ように設計することによって％前述の第一の実施例と同
様な効果が得られる。
ｓ 、 Ｒｓ 、 ）（，７とすると、節点１５にはに
はＶＬ” Ｒｓ ＋Ｒｓ ＋Ｒ７ＶＤＤの電圧が加わる
ように設計することによって％前述の第一の実施例と同
様な効果が得られる。
なお、上記の実施例においては、分圧器に抵抗素子を用
いたもので説明したが、他の分圧器１例えはトランジス
タで構成された分圧器を用いても同様な効果が得られる
。
いたもので説明したが、他の分圧器１例えはトランジス
タで構成された分圧器を用いても同様な効果が得られる
。
また、上述の実施例においては、二つの基準電圧を用い
る場合を例にとり説明したが、複数の基準・電圧を発生
する分圧器とそれに５ｉＪ応するスイッチング素子とを
用いて比較する基準゛電圧を一つにしばることにより同
様に本発明を適用できることにぎりまでもない。
る場合を例にとり説明したが、複数の基準・電圧を発生
する分圧器とそれに５ｉＪ応するスイッチング素子とを
用いて比較する基準゛電圧を一つにしばることにより同
様に本発明を適用できることにぎりまでもない。
以上の説明したように、本発明のヒステリシス回路に
° ０数の分圧器とスイッチング素子とコンパレ
ータ回路とを設け、前記分圧器の出力値を設定すること
により、ヒステリシス電圧を自由に設定できるという効
果があり且つ温度変化等による変動のない安゛定したヒ
ステリシス亀圧を得られるという効果かある。
° ０数の分圧器とスイッチング素子とコンパレ
ータ回路とを設け、前記分圧器の出力値を設定すること
により、ヒステリシス電圧を自由に設定できるという効
果があり且つ温度変化等による変動のない安゛定したヒ
ステリシス亀圧を得られるという効果かある。
第１図に本発明の第一の実施例を示すヒステリシス回路
図、第２図に第１図におけるヒステリシス回路の人比力
電圧特性図、第３図は本発明の第二の実施ｆｌｊを示す
ヒステリシス回路図、第４図は一般的はヒステリシス回
路における入出力電圧波形図、第５図は従来の一例を示
すヒステリシス１子、１０・・・・・・インバータ回路
％１１・・・・・・コンパレータ回路、１２〜１７・・
・・・・節点。 ・） 代理人 弁理士 内 原 晋 ゛第１Ｍ 第２ｍ 第３図 第４図 ｑ 第５閏
図、第２図に第１図におけるヒステリシス回路の人比力
電圧特性図、第３図は本発明の第二の実施ｆｌｊを示す
ヒステリシス回路図、第４図は一般的はヒステリシス回
路における入出力電圧波形図、第５図は従来の一例を示
すヒステリシス１子、１０・・・・・・インバータ回路
％１１・・・・・・コンパレータ回路、１２〜１７・・
・・・・節点。 ・） 代理人 弁理士 内 原 晋 ゛第１Ｍ 第２ｍ 第３図 第４図 ｑ 第５閏
Claims (1)
- 少なくとも二つの基準電圧を発生する分圧器と前記基準
電圧を切換えるスイッチング素子と、これらのスイッチ
ング素子により切換えられた一つの基準電圧と入力信号
の電圧とを比較するコンパレータ回路とを含み、前記コ
ンパレータ回路の出力端子から出力信号を得ると共にそ
の出力信号により前記スイッチング素子を制御すること
により出力信号のレベルの高い時は前記二つの基準電圧
の内の低い方を選択し、また出力信号のレベルの低い時
は前記二つの基準電圧の内の高い方を選択し切換えるこ
とを特徴とするヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130184A JPS63294012A (ja) | 1987-05-26 | 1987-05-26 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130184A JPS63294012A (ja) | 1987-05-26 | 1987-05-26 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63294012A true JPS63294012A (ja) | 1988-11-30 |
Family
ID=15028080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130184A Pending JPS63294012A (ja) | 1987-05-26 | 1987-05-26 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63294012A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167400A (ja) * | 1991-12-13 | 1993-07-02 | Yamatake Honeywell Co Ltd | ヒステリシス回路 |
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| JP2008171394A (ja) * | 2006-12-14 | 2008-07-24 | Seiko Epson Corp | クロック信号発生装置 |
-
1987
- 1987-05-26 JP JP62130184A patent/JPS63294012A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167400A (ja) * | 1991-12-13 | 1993-07-02 | Yamatake Honeywell Co Ltd | ヒステリシス回路 |
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| JP2008171394A (ja) * | 2006-12-14 | 2008-07-24 | Seiko Epson Corp | クロック信号発生装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07202704A (ja) | ディジタル／アナログ変換器 | |
| JPH05111241A (ja) | Ｄｃ−ｄｃコンバータ | |
| US5721505A (en) | Delay circuit manufacturable by semiconductor elements | |
| JPS63294012A (ja) | ヒステリシス回路 | |
| JP2710507B2 (ja) | 増幅回路 | |
| JPS6258571B2 (ja) | ||
| JPH0338925A (ja) | デジタル／アナログ変換器 | |
| WO2023243050A1 (ja) | スイッチングレギュレータ | |
| JPH03145330A (ja) | ラッチングコンパレータ回路 | |
| JP3352048B2 (ja) | スイッチング電源用制御回路 | |
| JPH01123517A (ja) | シュミットトリガ回路 | |
| JP2874453B2 (ja) | ワンショットマルチバイブレータ | |
| JPS58103221A (ja) | 可変発振器 | |
| JPS58210714A (ja) | コンパレ−タ | |
| JP2567361B2 (ja) | パルス遅延回路 | |
| JP3471256B2 (ja) | Ａ／ｄ変換器 | |
| KR910004855Y1 (ko) | 지연 회로 | |
| JPH0114729B2 (ja) | ||
| JPS628969B2 (ja) | ||
| JPH0582091B2 (ja) | ||
| JPH01126822A (ja) | プログラマブル入力回路 | |
| JPS5860825A (ja) | 半導体回路 | |
| JPH06289961A (ja) | リセット回路 | |
| JPH0722950A (ja) | Ａｄ変換回路 | |
| JPH04150229A (ja) | Ｄ／ａ変換回路 |