JPH0722950A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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- JPH0722950A JPH0722950A JP16456893A JP16456893A JPH0722950A JP H0722950 A JPH0722950 A JP H0722950A JP 16456893 A JP16456893 A JP 16456893A JP 16456893 A JP16456893 A JP 16456893A JP H0722950 A JPH0722950 A JP H0722950A
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- Japan
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- voltage
- node
- resistance
- point
- circuit
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Abstract
(57)【要約】
【目的】 被測定抵抗ＲT のダイナミックレンジの制限
をとり除くとともに、ＡＤ変換特性が電源電圧の変化に
影響されることが少なく、片電源動作が可能でありかつ
ＣＭＯＳモノクシックＩＣに集積化しやすいＡＤ変換回
路を提供する。 【構成】 第１の積分期間にはスイッチ手段Ｑ１を閉塞
し、スイッチ手段Ｑ２を開放すると共に、ノード１０の
電圧をアナログ入力電圧とし、ノード１１の電圧を基準
電圧とし、第２の積分期間にはスイッチ手段Ｑ２を閉塞
し、スイッチ手段Ｑ１を開放すると共に、ノード１１の
電圧をアナログ入力電圧とし、ノード１０の電圧を基準
電圧とする切換え手段Ｓ１０〜Ｓ４０とを設ける。
をとり除くとともに、ＡＤ変換特性が電源電圧の変化に
影響されることが少なく、片電源動作が可能でありかつ
ＣＭＯＳモノクシックＩＣに集積化しやすいＡＤ変換回
路を提供する。 【構成】 第１の積分期間にはスイッチ手段Ｑ１を閉塞
し、スイッチ手段Ｑ２を開放すると共に、ノード１０の
電圧をアナログ入力電圧とし、ノード１１の電圧を基準
電圧とし、第２の積分期間にはスイッチ手段Ｑ２を閉塞
し、スイッチ手段Ｑ１を開放すると共に、ノード１１の
電圧をアナログ入力電圧とし、ノード１０の電圧を基準
電圧とする切換え手段Ｓ１０〜Ｓ４０とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、温度センサの抵抗値の
変化等のアナログ値をディジタル値に変換するＡＤ変換
回路に関する。
変化等のアナログ値をディジタル値に変換するＡＤ変換
回路に関する。
【０００２】
【従来の技術】従来のこの種の回路は、特開平１−１６
１９２３号公報に開示されるものが知られている。図３
は上記文献に開示されたＡＤ変換回路の構成を示す回路
図である。基準抵抗ＲR に一定電流Ｉを流したときの電
圧降下Ｉ・ＲR を二重積分型ＡＤ変換回路の基準電圧と
する。そして第１積分期間Ｔにおいて被測定抵抗ＲT に
電流Ｉを流したときの電圧降下Ｉ・ＲT と前述した電圧
降下Ｉ・ＲR の差分の電圧をキャパシタＣ１に充電する
ことにより積分する。
１９２３号公報に開示されるものが知られている。図３
は上記文献に開示されたＡＤ変換回路の構成を示す回路
図である。基準抵抗ＲR に一定電流Ｉを流したときの電
圧降下Ｉ・ＲR を二重積分型ＡＤ変換回路の基準電圧と
する。そして第１積分期間Ｔにおいて被測定抵抗ＲT に
電流Ｉを流したときの電圧降下Ｉ・ＲT と前述した電圧
降下Ｉ・ＲR の差分の電圧をキャパシタＣ１に充電する
ことにより積分する。
【０００３】次いで第２積分期間において逆フルスケー
ル抵抗ＲN に電流Ｉを流したときの電圧降下Ｉ・ＲN と
前述した電圧降下Ｉ・ＲR の差分の電圧を放電方向に積
分する。これによって第２積分期間に得られる時間ｔが
被測定抵抗ＲT に依存する（１）式により与えられる。
ル抵抗ＲN に電流Ｉを流したときの電圧降下Ｉ・ＲN と
前述した電圧降下Ｉ・ＲR の差分の電圧を放電方向に積
分する。これによって第２積分期間に得られる時間ｔが
被測定抵抗ＲT に依存する（１）式により与えられる。
【０００４】 ｔ＝（（ＲT −ＲR ）／（ＲR −ＲN ））・Ｔ …（１） （１）式の右辺においてＲT 以外のＲR ，ＲN ，Ｔは不
変の値であるため時間ｔはＲT の変化のみに関係した量
となる。従ってこの時間ｔをある一定周期のクロックで
カウントすることによりＲT の変化をディジタル値に換
算して定めることができる。
変の値であるため時間ｔはＲT の変化のみに関係した量
となる。従ってこの時間ｔをある一定周期のクロックで
カウントすることによりＲT の変化をディジタル値に換
算して定めることができる。
【０００５】ここでＲR の値は抵抗ＲT の変化範囲の最
低値ＲT （ｍｉｎ）に等しくなければならず、抵抗ＲN
の値は抵抗ＲT の変化範囲の最大値ＲT （ｍａｘ）と最
小値ＲT （ｍｉｎ）の差を最低値ＲT （ｍｉｎ）から引
いた値に等しくなければならない。この条件を式で表わ
すと（２）式及び（３）式となる。
低値ＲT （ｍｉｎ）に等しくなければならず、抵抗ＲN
の値は抵抗ＲT の変化範囲の最大値ＲT （ｍａｘ）と最
小値ＲT （ｍｉｎ）の差を最低値ＲT （ｍｉｎ）から引
いた値に等しくなければならない。この条件を式で表わ
すと（２）式及び（３）式となる。
【０００６】 ＲR ＝ＲT （ｍｉｎ） ……（２） ＲN ＝ＲT （ｍｉｎ）−｛ＲT （ｍａｘ）−ＲT （ｍｉｎ）｝ ＝２・ＲT （ｍｉｎ）−ＲT （ｍａｘ） ……（３） この抵抗ＲN を表わす式は抵抗ＲT の変化範囲に制限を
与えている。即ち抵抗ＲN は抵抗値であるため正の値で
なければならないことから（４）式を満足しなければな
らない。
与えている。即ち抵抗ＲN は抵抗値であるため正の値で
なければならないことから（４）式を満足しなければな
らない。
【０００７】 ２・ＲT （ｍｉｎ）−ＲT （ｍａｘ）＞０ ∴２・ＲT （ｍｉｎ）＞ＲT （ｍａｘ） ……（４） この（４）式を満足するためには抵抗ＲT の最大値はそ
の最小値の２倍以下の値でなければならない。前述した
文献に記載されているように被測定抵抗ＲT として白金
測温抵抗を使った場合には０℃〜５０℃の範囲では充分
に上述した（４）式の条件を満たして問題はないが、被
測定抵抗ＲT としてサーミスタなどの抵抗の対温度変化
の大きい、即ちダイナミックレンジの広いものを使った
場合には無理が生ずる。例えばあるサーミスタの温度特
性が０℃で約２７ｋΩ，５０℃で約４．２ｋΩであるも
のを使用すると０℃〜５０℃の測定範囲では２×４．２
ｋΩ＜２７ｋΩとなるため（４）式を満足しなくなる。
従って図３に示すようなＡＤ変換回路はこのようなサー
ミスタを用いた場合には使用できないこととなる。
の最小値の２倍以下の値でなければならない。前述した
文献に記載されているように被測定抵抗ＲT として白金
測温抵抗を使った場合には０℃〜５０℃の範囲では充分
に上述した（４）式の条件を満たして問題はないが、被
測定抵抗ＲT としてサーミスタなどの抵抗の対温度変化
の大きい、即ちダイナミックレンジの広いものを使った
場合には無理が生ずる。例えばあるサーミスタの温度特
性が０℃で約２７ｋΩ，５０℃で約４．２ｋΩであるも
のを使用すると０℃〜５０℃の測定範囲では２×４．２
ｋΩ＜２７ｋΩとなるため（４）式を満足しなくなる。
従って図３に示すようなＡＤ変換回路はこのようなサー
ミスタを用いた場合には使用できないこととなる。
【０００８】
【発明が解決しようとする課題】本発明は上述した問題
点を解消するためになされたもので、被測定抵抗ＲT の
ダイナミックレンジの制限をとり除くとともに、ＡＤ変
換特性が電源電圧の変化に影響されることが少なく、片
電源動作が可能でありかつＣＭＯＳモノクシックＩＣに
集積化しやすいＡＤ変換回路を提供することを目的とす
る。
点を解消するためになされたもので、被測定抵抗ＲT の
ダイナミックレンジの制限をとり除くとともに、ＡＤ変
換特性が電源電圧の変化に影響されることが少なく、片
電源動作が可能でありかつＣＭＯＳモノクシックＩＣに
集積化しやすいＡＤ変換回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、基準電圧を第
１の入力とし、アナログ入力電圧を第２の入力とする２
重積分型のＡＤ変換回路において、第１の電圧点と第１
のノード点との間に第１のスイッチ手段を介して直列接
続された被測定抵抗と、前記第１の電圧点と前記第１の
ノード点との間に第２のスイッチ手段を介して直列接続
された基準抵抗と、前記第１のノード点と第２の電圧点
との間に接続された第１の抵抗と、前記第１の電圧点と
第２のノード点との間に接続された第２の抵抗と、前記
第２のノード点と前記第２の電圧点との間に接続された
第３の抵抗と、第１の積分期間には前記第１のスイッチ
手段を閉塞し、前記第２のスイッチ手段を開放すると共
に、前記第１のノード点の電圧を前記アナログ入力電圧
とし、前記第２のノード点の電圧を前記基準電圧とし、
第２の積分期間には前記第２のスイッチ手段を閉塞し、
前記第１のスイッチ手段を開放すると共に、前記第２の
ノード点の電圧を前記アナログ入力電圧とし、前記第１
のノード点の電圧を前記基準電圧とする切換え手段とを
設けたものである。
１の入力とし、アナログ入力電圧を第２の入力とする２
重積分型のＡＤ変換回路において、第１の電圧点と第１
のノード点との間に第１のスイッチ手段を介して直列接
続された被測定抵抗と、前記第１の電圧点と前記第１の
ノード点との間に第２のスイッチ手段を介して直列接続
された基準抵抗と、前記第１のノード点と第２の電圧点
との間に接続された第１の抵抗と、前記第１の電圧点と
第２のノード点との間に接続された第２の抵抗と、前記
第２のノード点と前記第２の電圧点との間に接続された
第３の抵抗と、第１の積分期間には前記第１のスイッチ
手段を閉塞し、前記第２のスイッチ手段を開放すると共
に、前記第１のノード点の電圧を前記アナログ入力電圧
とし、前記第２のノード点の電圧を前記基準電圧とし、
第２の積分期間には前記第２のスイッチ手段を閉塞し、
前記第１のスイッチ手段を開放すると共に、前記第２の
ノード点の電圧を前記アナログ入力電圧とし、前記第１
のノード点の電圧を前記基準電圧とする切換え手段とを
設けたものである。
【００１０】
【作用】本発明では２重積分型ＡＤ変換回路において必
要な基準電圧とアナログ入力電圧とを第１積分期間と第
２積分期間とでそれぞれ切換えて供給するようにしてい
る。即ち第１の積分期間では第１のノード点の電圧をア
ナログ入力電圧とし第２のノード点の電圧を基準電圧と
する。そして第２の積分期間では第２のノード点の電圧
をアナログ入力とし第１のノード点の電圧を基準電圧と
する。これらの切換えのために切換え手段を設ける。こ
のような切換え動作を行なうことにより被測定抵抗の変
動範囲が広くとれ、かつ電圧依存性が少ないＡＤ変換回
路を実現することができる。
要な基準電圧とアナログ入力電圧とを第１積分期間と第
２積分期間とでそれぞれ切換えて供給するようにしてい
る。即ち第１の積分期間では第１のノード点の電圧をア
ナログ入力電圧とし第２のノード点の電圧を基準電圧と
する。そして第２の積分期間では第２のノード点の電圧
をアナログ入力とし第１のノード点の電圧を基準電圧と
する。これらの切換えのために切換え手段を設ける。こ
のような切換え動作を行なうことにより被測定抵抗の変
動範囲が広くとれ、かつ電圧依存性が少ないＡＤ変換回
路を実現することができる。
【００１１】
【実施例】図１は本発明の一実施例にかかるＡＤ変換回
路の回路図を示したものである。被測定抵抗ＲT と基準
抵抗ＲS とは一端をノード１０で共通接続され抵抗Ｒ１
の一端と接続される。抵抗ＲT と抵抗ＲS の他端はそれ
ぞれＰＭＯＳトランジスタＱ１及びＱ２を介して電源線
１に接続され電源電圧ＶDDが供給される。トラジスタＱ
１，Ｑ２の各々のゲート端子はそれぞれ制御端子ａ，ｂ
に接続され、抵抗Ｒ1 の他端はノード２において基準電
圧源２０の出力端子２１に接続され基準電圧が供給され
る。
路の回路図を示したものである。被測定抵抗ＲT と基準
抵抗ＲS とは一端をノード１０で共通接続され抵抗Ｒ１
の一端と接続される。抵抗ＲT と抵抗ＲS の他端はそれ
ぞれＰＭＯＳトランジスタＱ１及びＱ２を介して電源線
１に接続され電源電圧ＶDDが供給される。トラジスタＱ
１，Ｑ２の各々のゲート端子はそれぞれ制御端子ａ，ｂ
に接続され、抵抗Ｒ1 の他端はノード２において基準電
圧源２０の出力端子２１に接続され基準電圧が供給され
る。
【００１２】抵抗Ｒ２とＲ３とは電源線（ノード）１と
ノード２との間に直列接続され、抵抗Ｒ２とＲ３の共通
接続点はノード１１に接続されている。二重積分回路３
０の基準電圧入力端子３１はスイッチ回路Ｓ１０を介し
てノード１０とつながり、かつスイッチ回路Ｓ２０を介
してノード１１につながるように構成されている。二重
積分回路３０のアナログ入力電圧端子３２はスイッチ回
路Ｓ３０を介してノード１０に、スイッチ回路Ｓ４０を
介してノード１１にそれぞれ接続される。
ノード２との間に直列接続され、抵抗Ｒ２とＲ３の共通
接続点はノード１１に接続されている。二重積分回路３
０の基準電圧入力端子３１はスイッチ回路Ｓ１０を介し
てノード１０とつながり、かつスイッチ回路Ｓ２０を介
してノード１１につながるように構成されている。二重
積分回路３０のアナログ入力電圧端子３２はスイッチ回
路Ｓ３０を介してノード１０に、スイッチ回路Ｓ４０を
介してノード１１にそれぞれ接続される。
【００１３】スイッチ回路Ｓ１０のスイッチ制御端子Ｓ
１０Ｃは制御端子ｃに、スイッチ回路Ｓ２０の制御端子
Ｓ２０Ｃはインバータ回路Ｇ１を介して制御端子ｃにそ
れぞれ接続される。またスイッチ回路Ｓ３０の制御端子
Ｓ３０Ｃは制御端子ｄに、スイッチ回路Ｓ４０の制御端
子Ｓ４０Ｃはインバータ回路Ｇ２を介して制御端子ｄに
それぞれ接続される。
１０Ｃは制御端子ｃに、スイッチ回路Ｓ２０の制御端子
Ｓ２０Ｃはインバータ回路Ｇ１を介して制御端子ｃにそ
れぞれ接続される。またスイッチ回路Ｓ３０の制御端子
Ｓ３０Ｃは制御端子ｄに、スイッチ回路Ｓ４０の制御端
子Ｓ４０Ｃはインバータ回路Ｇ２を介して制御端子ｄに
それぞれ接続される。
【００１４】二重積分回路３０では、ユニティゲインア
ンプＯＰ１の非反転入力端子は端子３２と接続され出力
端子はノード３３に接続される。アンプＯＰ１の反転入
力端子は出力端子と共にノード３３に接続される。積分
用抵抗ＲI はノード３３とノード３４との間に接続さ
れ、ノード３４はアンプＯＰ２の反転入力端子、スイッ
チ回路Ｓ５０の一端及び積分用コンデンサＣI の一端に
それぞれ接続される。アンプＯＰ２の非反転入力端子は
端子３１に接続される。またアンプＯＰ２の出力端子は
ノード３５においてアンプＯＰ３の反転入力端子，スイ
ッチ回路Ｓ５０の他端，積分用コンデンサＣI の他端に
それぞれ接続される。
ンプＯＰ１の非反転入力端子は端子３２と接続され出力
端子はノード３３に接続される。アンプＯＰ１の反転入
力端子は出力端子と共にノード３３に接続される。積分
用抵抗ＲI はノード３３とノード３４との間に接続さ
れ、ノード３４はアンプＯＰ２の反転入力端子、スイッ
チ回路Ｓ５０の一端及び積分用コンデンサＣI の一端に
それぞれ接続される。アンプＯＰ２の非反転入力端子は
端子３１に接続される。またアンプＯＰ２の出力端子は
ノード３５においてアンプＯＰ３の反転入力端子，スイ
ッチ回路Ｓ５０の他端，積分用コンデンサＣI の他端に
それぞれ接続される。
【００１５】スイッチ回路Ｓ５０の制御端子Ｓ５０Ｃは
制御端子ｅに接続される。アンプＯＰ３の非反転入力端
子は端子３１に接続され、その出力端子は二重積分回路
３０の出力端子Ｃout に接続される。
制御端子ｅに接続される。アンプＯＰ３の非反転入力端
子は端子３１に接続され、その出力端子は二重積分回路
３０の出力端子Ｃout に接続される。
【００１６】図２は図１の動作を説明するタイミングチ
ャートを示したものである。図２のタイミングチャート
を参照しつつ図１の回路動作を説明する。
ャートを示したものである。図２のタイミングチャート
を参照しつつ図１の回路動作を説明する。
【００１７】先ず各ノードの電圧レベルをノード１がＶ
DD，ノード２がＶr ，ノード１０がＶ１，ノード１１が
Ｖ０，ノード３１がＶg ，ノード３２がＶi ，ノード３
５がＶS であると仮定する。また回路の接地電圧を最低
電圧の０Ｖとし、制御信号や出力端子ＣOUT の信号電位
を論理“１”でＶDDレベルとして“Ｈ”で表わし、論理
“０”を０Ｖとして“Ｌ”で表わすものとする。
DD，ノード２がＶr ，ノード１０がＶ１，ノード１１が
Ｖ０，ノード３１がＶg ，ノード３２がＶi ，ノード３
５がＶS であると仮定する。また回路の接地電圧を最低
電圧の０Ｖとし、制御信号や出力端子ＣOUT の信号電位
を論理“１”でＶDDレベルとして“Ｈ”で表わし、論理
“０”を０Ｖとして“Ｌ”で表わすものとする。
【００１８】ＰＭＯＳトランジスタＱ１とＱ２とはゲー
ト端子に“Ｈ”が入力されたときそのソースドレイン間
がオフ状態となり、ゲート端子に“Ｌ”が入力されたと
きソースドレイン間がオン状態となるように動作する。
スイッチ回路Ｓ１０〜Ｓ５０は制御端子に“Ｈ”が入力
されたときスイッチが閉塞（オン）し、“Ｌ”が入力さ
れたときスイッチが開放（オフ）するように動作する。
またインバータ回路Ｇ１，Ｇ２は入力信号の論理反転信
号を出力する。
ト端子に“Ｈ”が入力されたときそのソースドレイン間
がオフ状態となり、ゲート端子に“Ｌ”が入力されたと
きソースドレイン間がオン状態となるように動作する。
スイッチ回路Ｓ１０〜Ｓ５０は制御端子に“Ｈ”が入力
されたときスイッチが閉塞（オン）し、“Ｌ”が入力さ
れたときスイッチが開放（オフ）するように動作する。
またインバータ回路Ｇ１，Ｇ２は入力信号の論理反転信
号を出力する。
【００１９】図１に示す回路の動作は、図２に示すよう
に３つの期間に分けて考えることができる。まず初期化
期間があり、次に第１積分期間、更にその次に第２積分
期間があって１回分の２重積分動作が完了する。
に３つの期間に分けて考えることができる。まず初期化
期間があり、次に第１積分期間、更にその次に第２積分
期間があって１回分の２重積分動作が完了する。
【００２０】（１）初期化期間 この期間は回路を２重積分動作が開始できる状態にする
ための期間であり、各制御信号はａ＝“Ｈ”，ｂ＝
“Ｈ”，ｃ＝“Ｌ”，ｄ＝“Ｌ”，ｅ＝“Ｈ”であって
スイッチ回路Ｓ２０，Ｓ４０及びＳ５０がオンしその他
はオフとなる。スイッチ回路Ｓ２０とＳ４０とがオンす
ることにより２重積分回路３０内の基準電圧Ｖg とアナ
ログ入力電圧Ｖi はともに電圧Ｖ０レベルに固定され、
スイッチ回路Ｓ５０がオンすることにより、積分用コン
デンサＣI の電荷は総て放電される。この状態では積分
動作を示す電圧ＶS のレベルはスイッチ回路Ｓ５０がオ
ンしているためアンプＯＰ２がユニティゲイン状態とな
るため電圧Ｖg のレベル即ち電圧Ｖ０レベルとなる。こ
こで電圧Ｖi を電圧Ｖ０レベルに等しくしている理由
は、ノード３３の電圧レベルがアンプＯＰ１がユニティ
ゲインアンプであるため電圧Ｖ０に等しくなり、かつノ
ード３４もスイッチ回路Ｓ５０がオンしているため電圧
Ｖ０に等しい電圧レベルとなって、積分用抵抗ＲI の両
端電圧が０Ｖになるため余分な積分電流が流れなくなる
からである。
ための期間であり、各制御信号はａ＝“Ｈ”，ｂ＝
“Ｈ”，ｃ＝“Ｌ”，ｄ＝“Ｌ”，ｅ＝“Ｈ”であって
スイッチ回路Ｓ２０，Ｓ４０及びＳ５０がオンしその他
はオフとなる。スイッチ回路Ｓ２０とＳ４０とがオンす
ることにより２重積分回路３０内の基準電圧Ｖg とアナ
ログ入力電圧Ｖi はともに電圧Ｖ０レベルに固定され、
スイッチ回路Ｓ５０がオンすることにより、積分用コン
デンサＣI の電荷は総て放電される。この状態では積分
動作を示す電圧ＶS のレベルはスイッチ回路Ｓ５０がオ
ンしているためアンプＯＰ２がユニティゲイン状態とな
るため電圧Ｖg のレベル即ち電圧Ｖ０レベルとなる。こ
こで電圧Ｖi を電圧Ｖ０レベルに等しくしている理由
は、ノード３３の電圧レベルがアンプＯＰ１がユニティ
ゲインアンプであるため電圧Ｖ０に等しくなり、かつノ
ード３４もスイッチ回路Ｓ５０がオンしているため電圧
Ｖ０に等しい電圧レベルとなって、積分用抵抗ＲI の両
端電圧が０Ｖになるため余分な積分電流が流れなくなる
からである。
【００２１】（２）第１積分期間 この期間は２重積分動作の２つのステップのうちの第１
ステップに当る期間で、所定の時間ｔ１の間積分動作が
行われる。各制御信号はａ＝“Ｌ”，ｂ＝“Ｈ”，ｃ＝
“Ｌ”，ｄ＝“Ｈ”，ｅ＝“Ｌ”であって、トランジス
タＱ１とスイッチ回路Ｓ２０及びＳ３０がオンし、トラ
ンジスタＱ２とその他のスイッチ回路が総てオフとな
る。２重積分回路の基準電圧Ｖg はスイッチ回路Ｓ２０
がオンするため電圧Ｖ０となり、入力電圧Ｖi はスイッ
チ回路Ｓ３０がオンするため電圧Ｖ１となる。
ステップに当る期間で、所定の時間ｔ１の間積分動作が
行われる。各制御信号はａ＝“Ｌ”，ｂ＝“Ｈ”，ｃ＝
“Ｌ”，ｄ＝“Ｈ”，ｅ＝“Ｌ”であって、トランジス
タＱ１とスイッチ回路Ｓ２０及びＳ３０がオンし、トラ
ンジスタＱ２とその他のスイッチ回路が総てオフとな
る。２重積分回路の基準電圧Ｖg はスイッチ回路Ｓ２０
がオンするため電圧Ｖ０となり、入力電圧Ｖi はスイッ
チ回路Ｓ３０がオンするため電圧Ｖ１となる。
【００２２】このとき２重積分回路は次のように動作す
る。まずアンプＯＰ２は積分用コンデンサＣI を介して
負のフィードバック状態にあるためその非反転入力端子
と反転入力端子とが等しい電圧レベルに保持されるよう
動作する。これによってノード３４の電圧レベルは
Ｖg 、即ちＶ０の電圧レベルとなる。一方ノード３３に
は電圧Ｖi 、即ち電圧Ｖ１が供給されるため、積分用抵
抗ＲI の両端電圧は（Ｖ０−Ｖ１）となる。このとき積
分用抵抗ＲI に流れる電流ｉI1は、 ｉI1＝（Ｖ０−Ｖ１）／ＲI ……（５） で表わされる。電流ｉI1はノード３４を通って積分用コ
ンデンサＣI を充電し、その結果ノード３５の電圧ＶS
は図２に示すように一定の傾きを持って上昇していく。
但しここではＶ１＜Ｖ０の場合を示しており、逆にＶ１
＞Ｖ０の場合にはＶS の波形は下降直線を描く。電圧Ｖ
S の波形の傾きが一定なのはＶ１とＶ０が一定であるこ
とを前提にしているためである。第１積分期間が時間ｔ
１の経過で終了する時点での電圧ＶS 値は次式（６）で
表わされる。
る。まずアンプＯＰ２は積分用コンデンサＣI を介して
負のフィードバック状態にあるためその非反転入力端子
と反転入力端子とが等しい電圧レベルに保持されるよう
動作する。これによってノード３４の電圧レベルは
Ｖg 、即ちＶ０の電圧レベルとなる。一方ノード３３に
は電圧Ｖi 、即ち電圧Ｖ１が供給されるため、積分用抵
抗ＲI の両端電圧は（Ｖ０−Ｖ１）となる。このとき積
分用抵抗ＲI に流れる電流ｉI1は、 ｉI1＝（Ｖ０−Ｖ１）／ＲI ……（５） で表わされる。電流ｉI1はノード３４を通って積分用コ
ンデンサＣI を充電し、その結果ノード３５の電圧ＶS
は図２に示すように一定の傾きを持って上昇していく。
但しここではＶ１＜Ｖ０の場合を示しており、逆にＶ１
＞Ｖ０の場合にはＶS の波形は下降直線を描く。電圧Ｖ
S の波形の傾きが一定なのはＶ１とＶ０が一定であるこ
とを前提にしているためである。第１積分期間が時間ｔ
１の経過で終了する時点での電圧ＶS 値は次式（６）で
表わされる。
【００２３】 ＶS −Ｖ０＝（ｉI1／ＣI ）ｔ１＝（（Ｖ０−Ｖ１）／ＲI ＣI ）−ｔ１≡ＶP ……（６） この電圧値ＶP はコンデンサＣI の両端電圧の最終値を
示している。ここで電圧Ｖ０は抵抗Ｒ２とＲ３とで電圧
（ＶDD−Ｖr ）を分圧した電圧となるため次式で表わさ
れる。
示している。ここで電圧Ｖ０は抵抗Ｒ２とＲ３とで電圧
（ＶDD−Ｖr ）を分圧した電圧となるため次式で表わさ
れる。
【００２４】 Ｖ０＝（（Ｒ３／（Ｒ２＋Ｒ３））／（ＶDD−Ｖr ））＋Ｖr ……（７） また電圧Ｖ１は、抵抗ＲT と抵抗Ｒ１とで電圧（ＶDD−
Ｖr ）を分圧した電圧となるため次式により表わされ
る。
Ｖr ）を分圧した電圧となるため次式により表わされ
る。
【００２５】 Ｖ１＝（（Ｒ１／（ＲT ＋Ｒ１））／（ＶDD−Ｖr ））＋Ｖr ≡Ｖ１(T) ……（８） ここで（６）式に（５），（７），（８）式をそれぞれ
代入して次式が求められる。
代入して次式が求められる。
【００２６】 ＶP ＝（（Ｒ３／（Ｒ２＋Ｒ３））−（（Ｒ１／（ＲT ＋Ｒ１）） ×（（ＶDD−Ｖr ）／（ＲI ＣI ））ｔ１ ……（９） ここで抵抗ＲT 以外の値は全て固定値であるため電圧Ｖ
P の値は被測定抵抗ＲT の変化のみに依存することが
（９）式から明らかである。
P の値は被測定抵抗ＲT の変化のみに依存することが
（９）式から明らかである。
【００２７】（３）第２積分期間 この期間は２重積分動作の第２ステップに当り、積分用
コンデンサＣI に充電された電荷を放電する期間であ
る。制御信号はａ＝“Ｈ”，ｂ＝“Ｌ”，ｃ＝“Ｈ”，
ｄ＝“Ｌ”，ｅ＝“Ｌ”であって、トランジスタＱ２と
スイッチ回路Ｓ１０及びＳ４０がオンしトランジスタＱ
１及び他のスイッチ回路が全てＯＦＦとなる。２重積分
回路の基準電圧Ｖg はスイッチ回路Ｓ１０がオンするた
め電圧Ｖ１となり、入力電圧Ｖi はスイッチ回路Ｓ４０
がオンすることにより電圧Ｖ０となる。
コンデンサＣI に充電された電荷を放電する期間であ
る。制御信号はａ＝“Ｈ”，ｂ＝“Ｌ”，ｃ＝“Ｈ”，
ｄ＝“Ｌ”，ｅ＝“Ｌ”であって、トランジスタＱ２と
スイッチ回路Ｓ１０及びＳ４０がオンしトランジスタＱ
１及び他のスイッチ回路が全てＯＦＦとなる。２重積分
回路の基準電圧Ｖg はスイッチ回路Ｓ１０がオンするた
め電圧Ｖ１となり、入力電圧Ｖi はスイッチ回路Ｓ４０
がオンすることにより電圧Ｖ０となる。
【００２８】このとき２重積分回路３０は次のように動
作する。積分用抵抗ＲI の両端電圧はノード３３が電圧
Ｖi 即ちＶ０レベル、ノード３４がＶg 即ちＶ１レベル
となるため、第１積分期間と印加方向が逆の電圧（Ｖ０
−Ｖ１）となる。第１積分期間と同様にＶ１＜Ｖ０とな
るように設定しておけば、積分用抵抗ＲI に流れる電流
ｉI2は電流ｉI1と方向が逆になり、その結果図２に示す
ように積分用コンデンサＣI の電流ｉI2による放電によ
り電圧ＶS の波形が下降方向となる。電圧ＶSと電圧Ｖ
g との間の電圧は積分用コンデンサＣI の両端電圧に等
しく、電圧ＶPを初期値としてしだいに減少していきつ
いに積分用コンデンサＣI の電荷が０となったとき電圧
ＶS の波形は電圧Ｖg レベルを横切ることになる。
作する。積分用抵抗ＲI の両端電圧はノード３３が電圧
Ｖi 即ちＶ０レベル、ノード３４がＶg 即ちＶ１レベル
となるため、第１積分期間と印加方向が逆の電圧（Ｖ０
−Ｖ１）となる。第１積分期間と同様にＶ１＜Ｖ０とな
るように設定しておけば、積分用抵抗ＲI に流れる電流
ｉI2は電流ｉI1と方向が逆になり、その結果図２に示す
ように積分用コンデンサＣI の電流ｉI2による放電によ
り電圧ＶS の波形が下降方向となる。電圧ＶSと電圧Ｖ
g との間の電圧は積分用コンデンサＣI の両端電圧に等
しく、電圧ＶPを初期値としてしだいに減少していきつ
いに積分用コンデンサＣI の電荷が０となったとき電圧
ＶS の波形は電圧Ｖg レベルを横切ることになる。
【００２９】この時それまでＶg ＜ＶS の関係のゆえに
アンプＯＰ３の出力信号Ｃout が“Ｌ”であったものが
“Ｈ”に反転することになる。第２積分期間が開始して
から出力信号Ｃout が反転するまでの時間ｔ２は次式に
より表わされる。
アンプＯＰ３の出力信号Ｃout が“Ｌ”であったものが
“Ｈ”に反転することになる。第２積分期間が開始して
から出力信号Ｃout が反転するまでの時間ｔ２は次式に
より表わされる。
【００３０】 ｔ２＝（ＣI ／ｉI2）ＶP ＝（（ＲI ＣI ）／（Ｖ０−Ｖ１））ＶP ……（１０） ここで電圧Ｖ０は第１積分期間と同じく（７）式で表わ
され、電圧Ｖ１は抵抗ＲS と抵抗Ｒ１とによる電圧（Ｖ
DD−Ｖr ）の分圧電圧となり次式により表わされる。
され、電圧Ｖ１は抵抗ＲS と抵抗Ｒ１とによる電圧（Ｖ
DD−Ｖr ）の分圧電圧となり次式により表わされる。
【００３１】 Ｖ１＝（Ｒ１（ＶDD−Ｖr ）／（ＲS ＋Ｒ１））＋Ｖr ≡Ｖ１(S) ……（１１） （１０）式に（７），（９）及び（１１）式をそれぞれ
代入し、抵抗Ｒ２と抵抗Ｒ３との値が等しいものとする
と次式が得られる。
代入し、抵抗Ｒ２と抵抗Ｒ３との値が等しいものとする
と次式が得られる。
【００３２】 ｔ２＝（（ＲT −Ｒ１）／（ＲT ＋Ｒ１）） −（（ＲS ＋Ｒ１）／（ＲS −Ｒ１））ｔ１ ……（１２） この式は時間ｔ２が被測定抵抗ＲT に依存して変化する
ことを示しており、一般的な二重積分型のＡＤ変換器の
場合と同様、時間ｔ１とｔ２とを所定の周期のクロック
信号でカウントすることによりディジタル値に変換すれ
ば被測定抵抗ＲT に依存したディジタル値を求めること
ができる。例えば被測定抵抗ＲT が温度センサの抵抗で
あれば、温度と抵抗ＲT の値の間の特性と、（１２）式
における抵抗ＲT と時間ｔ２の関係を使って時間ｔ２の
値から温度を求めることができる。時間ｔ２から温度へ
の変換はマイクロコンピュータによるソフトウェア処理
によって容易に実現できる。
ことを示しており、一般的な二重積分型のＡＤ変換器の
場合と同様、時間ｔ１とｔ２とを所定の周期のクロック
信号でカウントすることによりディジタル値に変換すれ
ば被測定抵抗ＲT に依存したディジタル値を求めること
ができる。例えば被測定抵抗ＲT が温度センサの抵抗で
あれば、温度と抵抗ＲT の値の間の特性と、（１２）式
における抵抗ＲT と時間ｔ２の関係を使って時間ｔ２の
値から温度を求めることができる。時間ｔ２から温度へ
の変換はマイクロコンピュータによるソフトウェア処理
によって容易に実現できる。
【００３３】ここで（１２）式が成立するための条件は
ｔ２≧０という制限があるためＲT＞Ｒ１，ＲS ＞Ｒ１
の関係を満たす必要がある。この条件は抵抗Ｒ１を抵抗
ＲTの最小値以下に設定し抵抗ＲS を抵抗Ｒ１より大き
くするという意味を示しており、これらは無理なく実現
できる条件である。また（１２）式が示すところによれ
ば時間ｔ２は電圧（ＶDD−Ｖr ）に依存しないため、図
１に示す基準電圧源２０は出力電圧精度が要求されない
簡易な形の回路構成でよいことになる。
ｔ２≧０という制限があるためＲT＞Ｒ１，ＲS ＞Ｒ１
の関係を満たす必要がある。この条件は抵抗Ｒ１を抵抗
ＲTの最小値以下に設定し抵抗ＲS を抵抗Ｒ１より大き
くするという意味を示しており、これらは無理なく実現
できる条件である。また（１２）式が示すところによれ
ば時間ｔ２は電圧（ＶDD−Ｖr ）に依存しないため、図
１に示す基準電圧源２０は出力電圧精度が要求されない
簡易な形の回路構成でよいことになる。
【００３４】なお、図１における抵抗Ｒ1 ，ＲT ，
ＲS ，トランジスタＱ１及びＱ２で構成される回路は電
圧（ＶDD−Ｖr ）に対する上下関係を逆転させても同じ
結果が得られるように構成されており、この場合にはト
ランジスタＱ１とＱ２とはＮＭＯＳトランジスタで構成
すればよい。また図１の回路は抵抗ＲT ，ＲS ，Ｒ１，
ＲI 及び積分用コンデンサＣI を除いた全ての回路がＣ
ＭＯＳＩＣ内に搭載可能とすることができるため容易に
１チップ化が可能となる。
ＲS ，トランジスタＱ１及びＱ２で構成される回路は電
圧（ＶDD−Ｖr ）に対する上下関係を逆転させても同じ
結果が得られるように構成されており、この場合にはト
ランジスタＱ１とＱ２とはＮＭＯＳトランジスタで構成
すればよい。また図１の回路は抵抗ＲT ，ＲS ，Ｒ１，
ＲI 及び積分用コンデンサＣI を除いた全ての回路がＣ
ＭＯＳＩＣ内に搭載可能とすることができるため容易に
１チップ化が可能となる。
【００３５】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明では切換え用のトランジスタＱ１とＱ２と
によって切換わる被測定抵抗ＲT と基準抵抗ＲS とにつ
ながる第１の抵抗Ｒ１によって発生する分圧電圧Ｖ１
と、第２及び第３の抵抗Ｒ２及びＲ３によって発生する
分圧電圧Ｖ０とを第１積分期間には電圧Ｖ０が基準電圧
に、Ｖ１がアナログ入力電圧となるように切換え、第２
積分期間には電圧Ｖ１が基準電圧，電圧Ｖ０がアナログ
入力電圧となるように切換えるようにして２重積分型Ａ
Ｄ変換回路を動作させるようにしたため、被測定抵抗Ｒ
T の変動範囲が広くとれ、かつ電圧依存性が少ないＡＤ
変換回路を実現できる。
うに、本発明では切換え用のトランジスタＱ１とＱ２と
によって切換わる被測定抵抗ＲT と基準抵抗ＲS とにつ
ながる第１の抵抗Ｒ１によって発生する分圧電圧Ｖ１
と、第２及び第３の抵抗Ｒ２及びＲ３によって発生する
分圧電圧Ｖ０とを第１積分期間には電圧Ｖ０が基準電圧
に、Ｖ１がアナログ入力電圧となるように切換え、第２
積分期間には電圧Ｖ１が基準電圧，電圧Ｖ０がアナログ
入力電圧となるように切換えるようにして２重積分型Ａ
Ｄ変換回路を動作させるようにしたため、被測定抵抗Ｒ
T の変動範囲が広くとれ、かつ電圧依存性が少ないＡＤ
変換回路を実現できる。
【図１】本発明の実施例の回路図。
【図２】図１の動作を説明するタイミングチャート。
【図３】従来のＡＤ変換回路の回路図。
Ｑ１，Ｑ２ 切換え用トランジスタ ＲT 被測定抵抗 ＲS 基準抵抗 Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｖ０，Ｖ１ 分圧電圧 Ｖg 基準電圧 Ｖi アナログ入力電圧 ＶR 基準電圧 Ｓ１０〜Ｓ５０ スイッチ回路 ＲI 積分用抵抗 ＣI 積分用コンデンサ ＯＰ１〜ＯＰ３ アンプ ３０ 二重積分回路
Claims (1)
- 【請求項１】 基準電圧を第１の入力とし、アナログ入
力電圧を第２の入力とする２重積分型のＡＤ変換回路に
おいて、 第１の電圧点と第１のノード点との間に第１のスイッチ
手段を介して直列接続された被測定抵抗と、 前記第１の電圧点と前記第１のノード点との間に第２の
スイッチ手段を介して直列接続された基準抵抗と、 前記第１のノード点と第２の電圧点との間に接続された
第１の抵抗と、 前記第１の電圧点と第２のノード点との間に接続された
第２の抵抗と、 前記第２のノード点と前記第２の電圧点との間に接続さ
れた第３の抵抗と、 第１の積分期間には前記第１のスイッチ手段を閉塞し、
前記第２のスイッチ手段を開放すると共に、前記第１の
ノード点の電圧を前記アナログ入力電圧とし、前記第２
のノード点の電圧を前記基準電圧とし、第２の積分期間
には前記第２のスイッチ手段を閉塞し、前記第１のスイ
ッチ手段を開放すると共に、前記第２のノード点の電圧
を前記アナログ入力電圧とし、前記第１のノード点の電
圧を前記基準電圧とする切換え手段とを設けた事を特徴
とするＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456893A JPH0722950A (ja) | 1993-07-02 | 1993-07-02 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456893A JPH0722950A (ja) | 1993-07-02 | 1993-07-02 | Ａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722950A true JPH0722950A (ja) | 1995-01-24 |
Family
ID=15795646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16456893A Pending JPH0722950A (ja) | 1993-07-02 | 1993-07-02 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6776307B1 (en) | 1999-05-10 | 2004-08-17 | Tadashi Hagihara | Nozzle of fluid container and fluid container having the nozzle |
| US7525472B2 (en) | 2006-12-27 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Integration type and converter and device including same |
-
1993
- 1993-07-02 JP JP16456893A patent/JPH0722950A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6776307B1 (en) | 1999-05-10 | 2004-08-17 | Tadashi Hagihara | Nozzle of fluid container and fluid container having the nozzle |
| US6932241B2 (en) | 1999-05-10 | 2005-08-23 | Tadashi Hagihara | Nozzle of fluid container and fluid container having the nozzle |
| US7525472B2 (en) | 2006-12-27 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Integration type and converter and device including same |
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