JPH0529936A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0529936A JPH0529936A JP18424791A JP18424791A JPH0529936A JP H0529936 A JPH0529936 A JP H0529936A JP 18424791 A JP18424791 A JP 18424791A JP 18424791 A JP18424791 A JP 18424791A JP H0529936 A JPH0529936 A JP H0529936A
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Abstract
(57)【要約】
【目的】差動増幅器を有するＡ／Ｄ変換器において、サ
ンプリング終了時に生じるオフセットを無くする。 【構成】差動増幅器（ＣＯＭＰ）の入力は、ゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＭＯＳ−ＦＥ
Ｔ（Ｎ1 ）及び（Ｎ2 ）を介してバイアス電圧端子（Ｖ
B ）に接続され、スイッチ回路（Ｓ1 ）と等価な抵抗と
直列接続されたＭＯＳ−ＦＥＴ（Ｎ1 ）におけるゲート
〜ソース間に存在する寄生容量と容量素子（Ｃ1 ）の合
成容量で与えられる時定数よりも長い時間：ｔf1をかけ
てサンプリング信号（ＳＡＭＰ）を変化させＭＯＳ−Ｆ
ＥＴ（Ｎ1 ）及び（Ｎ2 ）をオフさせる。
ンプリング終了時に生じるオフセットを無くする。 【構成】差動増幅器（ＣＯＭＰ）の入力は、ゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＭＯＳ−ＦＥ
Ｔ（Ｎ1 ）及び（Ｎ2 ）を介してバイアス電圧端子（Ｖ
B ）に接続され、スイッチ回路（Ｓ1 ）と等価な抵抗と
直列接続されたＭＯＳ−ＦＥＴ（Ｎ1 ）におけるゲート
〜ソース間に存在する寄生容量と容量素子（Ｃ1 ）の合
成容量で与えられる時定数よりも長い時間：ｔf1をかけ
てサンプリング信号（ＳＡＭＰ）を変化させＭＯＳ−Ｆ
ＥＴ（Ｎ1 ）及び（Ｎ2 ）をオフさせる。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
にＭＯＳ−ＦＥＴで構成されたＡ／Ｄ変換器に関する。
にＭＯＳ−ＦＥＴで構成されたＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器は図８（ａ）に示し
たように、アナログ入力端子（ＡIN），ディジタル出力
端子（ＤOUT ），差動増幅器（ＣＯＭＰ），レジスタ及
びＤ／Ａ変換器を備え、差動増幅器（ＣＯＭＰ）の第１
の入力（−）は容量素子（Ｃ1 ）の一端及びゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ1 ）を介してバイアス電圧端子（Ｖ
B ）に接続され、差動増幅器（ＣＯＭＰ）の第２の入力
（＋）は容量素子（Ｃ2 ）の一端及びゲートにサンプリ
ング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）に
接続され、容量素子（Ｃ1 ）の他端はスイッチ回路（Ｓ
1 ）を介してアナログ入力端子（ＡIN）及びスイッチ回
路（Ｓ2 ）を介してＤ／Ａ変換器（Ｄ／Ａ）の出力に接
続され、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子
に接続（接地）され、差動増幅器（ＣＯＭＰ）の出力が
レジスタの入力に、レジスタの出力がＤ／Ａ変換器（Ｄ
／Ａ）の入力に接続されて構成され、レジスタの内容が
ディジタル出力端子（ＤOUT ）に出力される。
たように、アナログ入力端子（ＡIN），ディジタル出力
端子（ＤOUT ），差動増幅器（ＣＯＭＰ），レジスタ及
びＤ／Ａ変換器を備え、差動増幅器（ＣＯＭＰ）の第１
の入力（−）は容量素子（Ｃ1 ）の一端及びゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ1 ）を介してバイアス電圧端子（Ｖ
B ）に接続され、差動増幅器（ＣＯＭＰ）の第２の入力
（＋）は容量素子（Ｃ2 ）の一端及びゲートにサンプリ
ング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）に
接続され、容量素子（Ｃ1 ）の他端はスイッチ回路（Ｓ
1 ）を介してアナログ入力端子（ＡIN）及びスイッチ回
路（Ｓ2 ）を介してＤ／Ａ変換器（Ｄ／Ａ）の出力に接
続され、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子
に接続（接地）され、差動増幅器（ＣＯＭＰ）の出力が
レジスタの入力に、レジスタの出力がＤ／Ａ変換器（Ｄ
／Ａ）の入力に接続されて構成され、レジスタの内容が
ディジタル出力端子（ＤOUT ）に出力される。
【０００３】次に図８（ｂ）も参照しながら動作の説明
をする。まずサンプリング期間、サンプリング信号（Ｓ
ＡＭＰ）がハイになってＮ1 及びＮ2 がオンし差動増幅
器の２入力（−）及び（＋）が共にＶB にチャージアッ
プされると共に、Ｓ1 がオンしてアナログ入力端子（Ａ
IN）に印加されているアナログ入力電圧：ＶAIN が容量
素子（Ｃ1 ）に印加され、容量素子（Ｃ1 ）には、Ｃ１
（ＶAIN −ＶB ）の、容量素子（Ｃ2 ）にはＣ2 ・ＶB
の電荷が蓄えられる。続いてＳ1 がオフすると共にサン
プリング信号（ＳＡＭＰ）がロウになってＮ1 及びＮ2
がオフして容量素子（Ｃ1 ）及び（Ｃ2 ）に蓄えられた
電荷が保存されてサンプリングが終了し、Ｓ2 がオンし
て変換期間となる。変換期間では、Ｄ／Ａ変換器（Ｄ／
Ａ）の出力：ＶD/A がＳ2 を介して容量素子（Ｃ1 ）に
印加され、差動増幅器（ＣＯＭＰ）の第１の入力（−）
における電位は（ＶD/A −ＶAIN ＋ＶB ）となる。一方
差動増幅器（ＣＯＭＰ）の第２の入力（＋）における電
位はＶB であり、差動増幅器（ＣＯＭＰ）の出力から
（ＶD/A −ＶAIN ＋ＶB ）とＶB を比較した結果が出力
され、この比較結果でレジスタをカウントアップ若しく
はカウントダウンすることによりＶD/A をＶAIN に近づ
けてゆくという動作を所望の精度が得られるまで繰り返
し、変換が終了する。そして変換終了後のレジスタ内に
あるディジタルデータが変換結果であり、ディジタル出
力端子（ＤOUT ）から変換結果が出力される。
をする。まずサンプリング期間、サンプリング信号（Ｓ
ＡＭＰ）がハイになってＮ1 及びＮ2 がオンし差動増幅
器の２入力（−）及び（＋）が共にＶB にチャージアッ
プされると共に、Ｓ1 がオンしてアナログ入力端子（Ａ
IN）に印加されているアナログ入力電圧：ＶAIN が容量
素子（Ｃ1 ）に印加され、容量素子（Ｃ1 ）には、Ｃ１
（ＶAIN −ＶB ）の、容量素子（Ｃ2 ）にはＣ2 ・ＶB
の電荷が蓄えられる。続いてＳ1 がオフすると共にサン
プリング信号（ＳＡＭＰ）がロウになってＮ1 及びＮ2
がオフして容量素子（Ｃ1 ）及び（Ｃ2 ）に蓄えられた
電荷が保存されてサンプリングが終了し、Ｓ2 がオンし
て変換期間となる。変換期間では、Ｄ／Ａ変換器（Ｄ／
Ａ）の出力：ＶD/A がＳ2 を介して容量素子（Ｃ1 ）に
印加され、差動増幅器（ＣＯＭＰ）の第１の入力（−）
における電位は（ＶD/A −ＶAIN ＋ＶB ）となる。一方
差動増幅器（ＣＯＭＰ）の第２の入力（＋）における電
位はＶB であり、差動増幅器（ＣＯＭＰ）の出力から
（ＶD/A −ＶAIN ＋ＶB ）とＶB を比較した結果が出力
され、この比較結果でレジスタをカウントアップ若しく
はカウントダウンすることによりＶD/A をＶAIN に近づ
けてゆくという動作を所望の精度が得られるまで繰り返
し、変換が終了する。そして変換終了後のレジスタ内に
あるディジタルデータが変換結果であり、ディジタル出
力端子（ＤOUT ）から変換結果が出力される。
【０００４】
【発明が解決しようとする課題】この従来のＡ／Ｄ変換
器では、サンプリング終了時に差動増幅器（ＣＯＭＰ）
の第１の入力（−）及び第２の入力（＋）間に電位差つ
まりオフセットが生じ、変換精度を著しく低下させると
いう問題点があった。
器では、サンプリング終了時に差動増幅器（ＣＯＭＰ）
の第１の入力（−）及び第２の入力（＋）間に電位差つ
まりオフセットが生じ、変換精度を著しく低下させると
いう問題点があった。
【０００５】ここで、図９を参照しながらオフセットが
生じる理由を説明しておく。
生じる理由を説明しておく。
【０００６】図９（ａ）は図８（ａ）に示された従来の
Ａ／Ｄ変換器のサンプリング時における等価回路図であ
り、スイッチ回路（Ｓ1 ）はオン状態にあるスイッチ回
路（Ｓ1 ）と等価な抵抗値を有する抵抗素子（ＲS1）で
表わされ、Ｎ1 及びＮ2 のゲート〜ソース間に存在する
寄生容量（ＣGS）も示されている。尚、スイッチ回路
（Ｓ2 ），レジスタ，Ｄ／Ａ変換器及びディジタル出力
端子（ＤOUT ）は省略されている。又図９（ｂ）はサン
プリング期間及びサンプリング終了後の各接続点
（Ａ），（Ｂ）及び（Ｃ）における電位変化を示すタイ
ミングチャートである。
Ａ／Ｄ変換器のサンプリング時における等価回路図であ
り、スイッチ回路（Ｓ1 ）はオン状態にあるスイッチ回
路（Ｓ1 ）と等価な抵抗値を有する抵抗素子（ＲS1）で
表わされ、Ｎ1 及びＮ2 のゲート〜ソース間に存在する
寄生容量（ＣGS）も示されている。尚、スイッチ回路
（Ｓ2 ），レジスタ，Ｄ／Ａ変換器及びディジタル出力
端子（ＤOUT ）は省略されている。又図９（ｂ）はサン
プリング期間及びサンプリング終了後の各接続点
（Ａ），（Ｂ）及び（Ｃ）における電位変化を示すタイ
ミングチャートである。
【０００７】まずサンプリング期間中、サンプリング信
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）がＲS1を介してチィージアップさ
れアナログ入力電圧：ＶAIN となる。次にサンプリング
信号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）
及び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）を結合しているので、サンプリング信号（ＳＡＭ
Ｐ）の下降に伴って（Ａ）及び（Ｂ）が下降する。ここ
で、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子に直
接接続されている為電位変動は無いが、（Ｃ）は抵抗素
子（ＲS1）を介してアナログ入力電圧源（ＶAIN ）に接
続されると共に容量素子（Ｃ1）を介して（Ａ）と結合
している為、（Ａ）における電位の下降に伴って（Ｃ）
の電位がＶAIN 以下に押し下げられ、従ってＮ1 及びＮ
2 のゲート〜ソース間に存在する寄生容量と容量素子
（Ｃ1）及び（Ｃ2 ）を等しい値に設定してもサンプリ
ング信号（ＳＡＭＰ）が下降している期間（Ｂ）の電位
は（Ａ）の電位よりも低くなる。ここでサンプリング信
号（ＳＡＭＰ）がハイからＶB ＋ＶTN（ＶTN：Ｎ1 及び
Ｎ2 のしきい値電圧）まで下降する期間：ｔf0、Ｎ1 及
びＮ2 はオンしており、Ｎ1 及びＮ2 のドレイン電圧と
ゲート電圧は等しいがＮ1 のソース電圧（Ｂ）はＮ2 の
ソース電圧（Ａ）よりも低い為、Ｎ1 に流れる電流はＮ
2 に流れる電流より大きく従って（Ａ）に比べて（Ｂ）
により多くの電荷が注入される。そしてサンプリング信
号（ＳＡＭＰ）がロウとなりＮ1 及びＮ2 がオフして
（Ａ）及び（Ｂ）がフローティング状態となってサンプ
リングが終了するが、（Ｂ）には（Ａ）に比べてより多
くの電荷が注入されているので（Ｃ）の電位がＶAIN に
回復した時点で（Ｂ）の電位が（Ａ）の電位よりも高く
なりオフセットが生じる。
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）がＲS1を介してチィージアップさ
れアナログ入力電圧：ＶAIN となる。次にサンプリング
信号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）
及び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）を結合しているので、サンプリング信号（ＳＡＭ
Ｐ）の下降に伴って（Ａ）及び（Ｂ）が下降する。ここ
で、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子に直
接接続されている為電位変動は無いが、（Ｃ）は抵抗素
子（ＲS1）を介してアナログ入力電圧源（ＶAIN ）に接
続されると共に容量素子（Ｃ1）を介して（Ａ）と結合
している為、（Ａ）における電位の下降に伴って（Ｃ）
の電位がＶAIN 以下に押し下げられ、従ってＮ1 及びＮ
2 のゲート〜ソース間に存在する寄生容量と容量素子
（Ｃ1）及び（Ｃ2 ）を等しい値に設定してもサンプリ
ング信号（ＳＡＭＰ）が下降している期間（Ｂ）の電位
は（Ａ）の電位よりも低くなる。ここでサンプリング信
号（ＳＡＭＰ）がハイからＶB ＋ＶTN（ＶTN：Ｎ1 及び
Ｎ2 のしきい値電圧）まで下降する期間：ｔf0、Ｎ1 及
びＮ2 はオンしており、Ｎ1 及びＮ2 のドレイン電圧と
ゲート電圧は等しいがＮ1 のソース電圧（Ｂ）はＮ2 の
ソース電圧（Ａ）よりも低い為、Ｎ1 に流れる電流はＮ
2 に流れる電流より大きく従って（Ａ）に比べて（Ｂ）
により多くの電荷が注入される。そしてサンプリング信
号（ＳＡＭＰ）がロウとなりＮ1 及びＮ2 がオフして
（Ａ）及び（Ｂ）がフローティング状態となってサンプ
リングが終了するが、（Ｂ）には（Ａ）に比べてより多
くの電荷が注入されているので（Ｃ）の電位がＶAIN に
回復した時点で（Ｂ）の電位が（Ａ）の電位よりも高く
なりオフセットが生じる。
【０００８】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、アナログ入力端子，ディジタル出力端子，差動増幅
器，レジスタ及びＤ／Ａ変換器を備え、差動増幅器の第
１の入力は第１の容量素子の一端及びゲートにサンプリ
ング信号が印加された一導電型の第１のＭＯＳ−ＦＥＴ
を介してバイアス電圧端子に接続され、差動増幅器の第
２の入力は第２の容量素子の一端及びゲートにサンプリ
ング信号が印加された第１のＭＯＳＦ−ＦＥＴと同一導
電型の第２のＭＯＳ−ＦＥＴを介してバイアス電圧端子
に接続され、第１の容量素子の他端は第１のスイッチ回
路を介してアナログ入力端子及び第２のスイッチ回路を
介してＤ／Ａ変換器の出力に接続され、第２の容量素子
の他端はバイアス電圧端子若しくは電圧端子に接続さ
れ、差動増幅器の出力がレジスタの入力に、レジスタの
出力がＤ／Ａ変換器の入力に接続されて構成され、レジ
スタの内容がディジタル出力端子に出力されるＡ／Ｄ変
換器において、第１のスイッチ回路と等価な抵抗と直列
接続された第１のＭＯＳ−ＦＥＴにおけるゲート〜ソー
ス間に存在する寄生容量及び第１の容量素子の合成容量
で与えられる時定数よりも長い時間をかけてサンプリン
グ信号を変化させ第１及び第２のＭＯＳ−ＦＥＴをオフ
させる。
は、アナログ入力端子，ディジタル出力端子，差動増幅
器，レジスタ及びＤ／Ａ変換器を備え、差動増幅器の第
１の入力は第１の容量素子の一端及びゲートにサンプリ
ング信号が印加された一導電型の第１のＭＯＳ−ＦＥＴ
を介してバイアス電圧端子に接続され、差動増幅器の第
２の入力は第２の容量素子の一端及びゲートにサンプリ
ング信号が印加された第１のＭＯＳＦ−ＦＥＴと同一導
電型の第２のＭＯＳ−ＦＥＴを介してバイアス電圧端子
に接続され、第１の容量素子の他端は第１のスイッチ回
路を介してアナログ入力端子及び第２のスイッチ回路を
介してＤ／Ａ変換器の出力に接続され、第２の容量素子
の他端はバイアス電圧端子若しくは電圧端子に接続さ
れ、差動増幅器の出力がレジスタの入力に、レジスタの
出力がＤ／Ａ変換器の入力に接続されて構成され、レジ
スタの内容がディジタル出力端子に出力されるＡ／Ｄ変
換器において、第１のスイッチ回路と等価な抵抗と直列
接続された第１のＭＯＳ−ＦＥＴにおけるゲート〜ソー
ス間に存在する寄生容量及び第１の容量素子の合成容量
で与えられる時定数よりも長い時間をかけてサンプリン
グ信号を変化させ第１及び第２のＭＯＳ−ＦＥＴをオフ
させる。
【０００９】
【実施例】次に本発明について図面を参照しながら説明
する。
する。
【００１０】図１（ａ）及び（ｂ）は本発明による第１
の実施例の回路図及び動作を示すタイミングチャートで
あり、アナログ入力端子（ＡIN），ディジタル出力端子
（ＤOUT ），差動増幅器（ＣＯＭＰ），レジスタ及びＤ
／Ａ変換器（Ｄ／Ａ）を備え、差動増幅器（ＣＯＭＰ）
の第１の入力（−）は容量素子（Ｃ1 ）の一端及びゲー
トにサンプリング信号（ＳＡＭＰ）が印加されたＮチャ
ネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）を介してバイアス電圧端
子（ＶB ）に接続され、差動増幅器（ＣＯＭＰ）の第２
の入力（＋）は容量素子（Ｃ2 ）の一端及びゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（Ｖ
B ）に接続され、容量素子（Ｃ1 ）の他端はスイッチ回
路（Ｓ1 ）を介してアナログ入力端子（ＡIN）及びスイ
ッチ回路（Ｓ2 ）を介してＤ／Ａ変換器（Ｄ／Ａ）の出
力に接続され、容量素子（Ｃ2 ）の他端は０［Ｖ］の電
圧端子に接続（接地）され、差動増幅器（ＣＯＭＰ）の
出力がレジスタの入力に、レジスタの出力がＤ／Ａ変換
器（Ｄ／Ａ）の入力に接続されて構成され、レジスタの
内容がディジタル出力端子（ＤOUT ）に出力されるＤ／
Ａ変換器において、スイッチ回路（Ｓ1 ）と等価な抵抗
と直列接続されたＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）
におけるゲート〜ソース間に存在する寄生容量及び容量
素子（Ｃ1 ）の合成容量で与えられる時定数よりも長い
時間：ｔf1をかけてサンプリング信号（ＳＡＭＰ）を
（ＶB ＋ＶTN）まで下降させ、Ｎチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ1 ）及び（Ｎ2 ）をオフさせている。
の実施例の回路図及び動作を示すタイミングチャートで
あり、アナログ入力端子（ＡIN），ディジタル出力端子
（ＤOUT ），差動増幅器（ＣＯＭＰ），レジスタ及びＤ
／Ａ変換器（Ｄ／Ａ）を備え、差動増幅器（ＣＯＭＰ）
の第１の入力（−）は容量素子（Ｃ1 ）の一端及びゲー
トにサンプリング信号（ＳＡＭＰ）が印加されたＮチャ
ネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）を介してバイアス電圧端
子（ＶB ）に接続され、差動増幅器（ＣＯＭＰ）の第２
の入力（＋）は容量素子（Ｃ2 ）の一端及びゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（Ｖ
B ）に接続され、容量素子（Ｃ1 ）の他端はスイッチ回
路（Ｓ1 ）を介してアナログ入力端子（ＡIN）及びスイ
ッチ回路（Ｓ2 ）を介してＤ／Ａ変換器（Ｄ／Ａ）の出
力に接続され、容量素子（Ｃ2 ）の他端は０［Ｖ］の電
圧端子に接続（接地）され、差動増幅器（ＣＯＭＰ）の
出力がレジスタの入力に、レジスタの出力がＤ／Ａ変換
器（Ｄ／Ａ）の入力に接続されて構成され、レジスタの
内容がディジタル出力端子（ＤOUT ）に出力されるＤ／
Ａ変換器において、スイッチ回路（Ｓ1 ）と等価な抵抗
と直列接続されたＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）
におけるゲート〜ソース間に存在する寄生容量及び容量
素子（Ｃ1 ）の合成容量で与えられる時定数よりも長い
時間：ｔf1をかけてサンプリング信号（ＳＡＭＰ）を
（ＶB ＋ＶTN）まで下降させ、Ｎチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ1 ）及び（Ｎ2 ）をオフさせている。
【００１１】図１に示した本発明による第１の実施例に
おけるサンプリング及び変換動作は前述した図７に示さ
れている従来のＡ／Ｄ変換器におけるサンプリング及び
変換動作と同様であるのでここでの説明は省略し、続い
て図２を参照しながら本発明による第１の実施例におけ
るサンプリング終了時の動作について説明する。図２
（ａ）は図１（ａ）に示された本発明による第１の実施
例のサンプリング時における等価回路図であり、スイッ
チ回路（Ｓ1 ）はオン状態にあるスイッチ回路（Ｓ1 ）
と等価な抵抗値を有する抵抗素子（ＲS1）で表わされ、
Ｎ1 及びＮ2 のゲート〜ソース間に存在する寄生容量
（ＣGS）も示されている。尚、スイッチ回路（Ｓ2 ），
レジスタ，Ｄ／Ａ変換器（Ｄ／Ａ）及びディジタル出力
端子（ＤOUT ）は省略されている。又第２図（ｂ）はサ
ンプリング期間及びサンプリング終了後の各接続点
（Ａ），（Ｂ）及び（Ｃ）における電位変化を示すタイ
ミングチャートであり、前述したようにｔf1は次式
（１）を満足するように設定されている。
おけるサンプリング及び変換動作は前述した図７に示さ
れている従来のＡ／Ｄ変換器におけるサンプリング及び
変換動作と同様であるのでここでの説明は省略し、続い
て図２を参照しながら本発明による第１の実施例におけ
るサンプリング終了時の動作について説明する。図２
（ａ）は図１（ａ）に示された本発明による第１の実施
例のサンプリング時における等価回路図であり、スイッ
チ回路（Ｓ1 ）はオン状態にあるスイッチ回路（Ｓ1 ）
と等価な抵抗値を有する抵抗素子（ＲS1）で表わされ、
Ｎ1 及びＮ2 のゲート〜ソース間に存在する寄生容量
（ＣGS）も示されている。尚、スイッチ回路（Ｓ2 ），
レジスタ，Ｄ／Ａ変換器（Ｄ／Ａ）及びディジタル出力
端子（ＤOUT ）は省略されている。又第２図（ｂ）はサ
ンプリング期間及びサンプリング終了後の各接続点
（Ａ），（Ｂ）及び（Ｃ）における電位変化を示すタイ
ミングチャートであり、前述したようにｔf1は次式
（１）を満足するように設定されている。
【００１２】
【００１３】まずサンプリング期間中、サンプリング信
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）がＲS1を介してチャージアップさ
れアナログ入力電圧：ＶAIN となる。次にサンプリング
信号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）
及び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）と結合しているのでサンプリング信号（ＳＡＭＰ）
の下降に伴って（Ａ）及び（Ｂ）の電位も下降する。こ
こで、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子に
直接接続されている為電位変動は無い。又容量素子（Ｃ
1 ）の他端（Ｃ）は抵抗素子（ＲS1）を介してアナログ
入力電圧源（ＶAIN ）に接続されており、さらにＮ1 の
ゲート〜ソース間に存在する寄生容量（ＣGS）及び容量
素子（Ｃ1 ）を介してサンプリング信号（ＳＡＭＰ）と
結合しているが、式１で示したように抵抗素子（ＲS1）
と直列接続されたＮ1 のゲート〜ソース間に存在する寄
生容量（ＳGS）及び容量素子（Ｃ1 ）の合成容量で与え
られる時定数よりも長い時間：ｔf1をかけてサンプリン
グ信号を変化させているので、（Ｃ）の電位はアナログ
入力電圧（ＶAIN ）に追従し、電位変動は無い。従って
前述したように（Ａ）及び（Ｂ）の電位はＮ1 及びＮ2
のゲート〜ソース間に存在する寄生容量（ＣGS）を介し
てサンプリング信号（ＳＡＭＰ）の下降に伴って下降す
るが、Ｎ1 及びＮ2 のゲート〜ソース間に存在する寄生
容量（ＣGS）と容量素子（Ｃ1 ）及び（Ｃ2 ）の値を等
しく設定しておけば、（Ａ）及び（Ｂ）の電位は常に等
しく電位差は生じない。ここでサンプリング信号（ＳＡ
ＭＰ）がハイから（ＶB ＋ＶTN）まで下降する期間：ｔ
f1、Ｎ1 及びＮ2 はオンしているが、Ｎ1 及びＮ2 にお
けるドレイン電圧、ゲート電圧及びソース電圧（（Ｂ）
及び（Ａ）の電圧）が等しい為、Ｎ1 及びＮ2 に流れる
電流も等しく従って（Ａ）及び（Ｂ）に注入される電荷
も等しい。そしてサンプリング信号（ＳＡＭＰ）がロウ
となりＮ1 及びＮ2 がオフして（Ａ）及び（Ｂ）がフロ
ーティング状態となってサンプリングが終了するが、
（Ａ）及び（Ｂ）には等しい電荷が注入されているの
で、（Ａ）及び（Ｂ）の電位は等しく従ってオフセット
も生じない。
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）がＲS1を介してチャージアップさ
れアナログ入力電圧：ＶAIN となる。次にサンプリング
信号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）
及び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）と結合しているのでサンプリング信号（ＳＡＭＰ）
の下降に伴って（Ａ）及び（Ｂ）の電位も下降する。こ
こで、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子に
直接接続されている為電位変動は無い。又容量素子（Ｃ
1 ）の他端（Ｃ）は抵抗素子（ＲS1）を介してアナログ
入力電圧源（ＶAIN ）に接続されており、さらにＮ1 の
ゲート〜ソース間に存在する寄生容量（ＣGS）及び容量
素子（Ｃ1 ）を介してサンプリング信号（ＳＡＭＰ）と
結合しているが、式１で示したように抵抗素子（ＲS1）
と直列接続されたＮ1 のゲート〜ソース間に存在する寄
生容量（ＳGS）及び容量素子（Ｃ1 ）の合成容量で与え
られる時定数よりも長い時間：ｔf1をかけてサンプリン
グ信号を変化させているので、（Ｃ）の電位はアナログ
入力電圧（ＶAIN ）に追従し、電位変動は無い。従って
前述したように（Ａ）及び（Ｂ）の電位はＮ1 及びＮ2
のゲート〜ソース間に存在する寄生容量（ＣGS）を介し
てサンプリング信号（ＳＡＭＰ）の下降に伴って下降す
るが、Ｎ1 及びＮ2 のゲート〜ソース間に存在する寄生
容量（ＣGS）と容量素子（Ｃ1 ）及び（Ｃ2 ）の値を等
しく設定しておけば、（Ａ）及び（Ｂ）の電位は常に等
しく電位差は生じない。ここでサンプリング信号（ＳＡ
ＭＰ）がハイから（ＶB ＋ＶTN）まで下降する期間：ｔ
f1、Ｎ1 及びＮ2 はオンしているが、Ｎ1 及びＮ2 にお
けるドレイン電圧、ゲート電圧及びソース電圧（（Ｂ）
及び（Ａ）の電圧）が等しい為、Ｎ1 及びＮ2 に流れる
電流も等しく従って（Ａ）及び（Ｂ）に注入される電荷
も等しい。そしてサンプリング信号（ＳＡＭＰ）がロウ
となりＮ1 及びＮ2 がオフして（Ａ）及び（Ｂ）がフロ
ーティング状態となってサンプリングが終了するが、
（Ａ）及び（Ｂ）には等しい電荷が注入されているの
で、（Ａ）及び（Ｂ）の電位は等しく従ってオフセット
も生じない。
【００１４】続いて、図３を参照しながら第１のスイッ
チ回路と等価な抵抗と直列接続された第１のＭＯＳ−Ｆ
ＥＴにおけるゲート〜ソース間に存在する寄生容量及び
第１の容量素子で与えられる時定数よりも長い時間をか
けて変化するサンプリング信号（ＳＡＭＰ）を発生させ
る回路の第１の実施例を説明する。図３（ａ）に示した
ように、電源電圧端子（ＶDD）とＧＮＤ間にＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ11）及びＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ11）及び（Ｎ12）が直列に接続され、Ｐ11及び
Ｎ12のゲートにはインバータ（ＩＮＶ11）で（ＳＡＭ
Ｐ）’が反転された信号が、Ｎ11のゲートには基準電圧
（Ｖref1）が印加されて構成されている。尚負荷容量
（Ｃ1 ）は図１（ａ）で示したＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ1 ）及び（Ｎ2 ）のゲート容量に相当する容量
である。次に図３（ｂ）も参照しながら動作の説明をす
る。まず（ＳＡＭＰ）’がロウからハイに変化した場
合、インバータ（ＩＮＶ11）の出力はロウとなりＰ11が
オン、Ｎ12がオフしてＳＡＭＰはハイ（ＶDD）となる。
次に（ＳＡＭＰ）’がハイからロウに変化するとインバ
ータ（ＩＮＶ11）の出力がハイとなりＰ11がオフ、Ｎ12
がオンし負荷容量（ＣL ）に蓄えられた電荷がＮ11及び
Ｎ12を介して放電しＳＡＭＰが下降するが、Ｎ11が飽和
領域で動作するような電圧（Ｖref1）をゲートに印加す
れば、Ｎ11は定電流源として動作し、Ｎ11に流れる電
流：Ｉ11は次式（２）で表わされる。
チ回路と等価な抵抗と直列接続された第１のＭＯＳ−Ｆ
ＥＴにおけるゲート〜ソース間に存在する寄生容量及び
第１の容量素子で与えられる時定数よりも長い時間をか
けて変化するサンプリング信号（ＳＡＭＰ）を発生させ
る回路の第１の実施例を説明する。図３（ａ）に示した
ように、電源電圧端子（ＶDD）とＧＮＤ間にＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ11）及びＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ11）及び（Ｎ12）が直列に接続され、Ｐ11及び
Ｎ12のゲートにはインバータ（ＩＮＶ11）で（ＳＡＭ
Ｐ）’が反転された信号が、Ｎ11のゲートには基準電圧
（Ｖref1）が印加されて構成されている。尚負荷容量
（Ｃ1 ）は図１（ａ）で示したＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ1 ）及び（Ｎ2 ）のゲート容量に相当する容量
である。次に図３（ｂ）も参照しながら動作の説明をす
る。まず（ＳＡＭＰ）’がロウからハイに変化した場
合、インバータ（ＩＮＶ11）の出力はロウとなりＰ11が
オン、Ｎ12がオフしてＳＡＭＰはハイ（ＶDD）となる。
次に（ＳＡＭＰ）’がハイからロウに変化するとインバ
ータ（ＩＮＶ11）の出力がハイとなりＰ11がオフ、Ｎ12
がオンし負荷容量（ＣL ）に蓄えられた電荷がＮ11及び
Ｎ12を介して放電しＳＡＭＰが下降するが、Ｎ11が飽和
領域で動作するような電圧（Ｖref1）をゲートに印加す
れば、Ｎ11は定電流源として動作し、Ｎ11に流れる電
流：Ｉ11は次式（２）で表わされる。
【００１５】
【００１６】又Ｉ＝ΔＱ／Δｔより、サンプリング信号
（ＳＡＭＰ）の下降時間：ｔf1は次式（３）で与えられ
る。
（ＳＡＭＰ）の下降時間：ｔf1は次式（３）で与えられ
る。
【００１７】
【００１８】つまり、所望のｔf1を得る為には（式３）
を満足するＶref1を設定すればよい。
を満足するＶref1を設定すればよい。
【００１９】又図４（ａ）に示したように、図３（ａ）
におけるＮ11のかわりに抵抗素子（Ｒ11）で構成しても
同様の効果があり、所望のｔf1を得る為には（式４）を
満足する抵抗値：Ｒ11を設定すればよい。
におけるＮ11のかわりに抵抗素子（Ｒ11）で構成しても
同様の効果があり、所望のｔf1を得る為には（式４）を
満足する抵抗値：Ｒ11を設定すればよい。
【００２０】
【００２１】しかしこの場合、図４（ｂ）に示したよう
にＳＡＭＰがＧＮＤレベルに近づくに従って下降速度が
遅くなる為ＳＡＭＰがＧＮＤレベルになるまでに長い時
間を要し、サンプリング期間が長くなる。
にＳＡＭＰがＧＮＤレベルに近づくに従って下降速度が
遅くなる為ＳＡＭＰがＧＮＤレベルになるまでに長い時
間を要し、サンプリング期間が長くなる。
【００２２】つまり、負荷容量（ＣL ）を定電流源で駆
動すればサンプリング期間が短時間で終了し、高速化が
図れるという効果がある。
動すればサンプリング期間が短時間で終了し、高速化が
図れるという効果がある。
【００２３】さらに図５を参照しながらサンプリング信
号（ＳＡＭＰ）を発生させる回路の第２の実施例を説明
する。図５（ａ）に示したように、（ＳＡＭＰ）’がイ
ンバータ（ＩＮＶ21）及び（ＩＮＶ22）を通過した信号
及びＮＯＲ（ＮＯＲ22）の出力が入力に印加されたＮＯ
Ｒ（ＮＯＲ21）と、ＮＯＲ（ＮＯＲ21）の出力及びサン
プリング信号（ＳＡＭＰ）がインバータ（ＩＮＶ24）で
反転された信号が入力に印加されたＮＯＲ（ＮＯＲ22）
と、ＮＯＲ（ＮＯＲ22）の出力とＳＡＭＰ間に接続され
た容量素子（ＣUP）と、ゲートに（ＳＡＭＰ）’が印加
され電源電圧端子（ＶDD）とＳＡＭＰ間に接続されたＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ21）とＳＡＭＰとＧＮＤ
間に直列接続されゲートにＮＯＲ（ＮＯＲ22）の出力を
インバータ（ＩＮＶ23）で反転した信号が印加されたＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ22）及びゲートに（ＳＡ
ＭＰ）’がインバータ（ＩＮＶ21）で反転された信号が
印加されたＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ23）及びＳ
ＡＭＰとＧＮＤ間に直列接続されゲートに基準電圧（Ｖ
ref2）が印加されたＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ24）及び（ＳＡＭＰ）’がインバータ（ＩＮＶ21）
で反転された信号が印加されたＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ25）で構成されている。尚、負荷容量（ＣL ）
は図１（ａ）で示したＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ
1 ）及び（Ｎ2 ）のゲート容量に相当する容量である。
次に図５（ｂ）も参照しながら動作の説明をする。まず
（ＳＡＭＰ）’がロウからハイになるとＮ21がオンして
ＳＡＭＰが（ＶDD−ＶTN）にチャージアップされ、イン
バータ（ＩＮＶ24）の出力（Ｆ）がハイからロウに変化
すると共に（Ｎ23）及び（Ｎ25）がオフする。続いてイ
ンバータ（ＩＮＶ21）及び（ＩＮＶ22）を通過する為
（ＳＡＭＰ）’の立ち上がりよりも遅れてインバータ
（ＩＮＶ22）の出力（Ｄ）がハイとなりＮＯＲ（ＮＯＲ
21）の出力がロウになってＮＯＲ（ＮＯＲ22）の出力
（Ｅ）がハイとなる。この時容量素子（ＣUP）でＳＡＭ
Ｐの電位が押し上げらてＶH となり、ＶH は次式（５）
で与えられる。
号（ＳＡＭＰ）を発生させる回路の第２の実施例を説明
する。図５（ａ）に示したように、（ＳＡＭＰ）’がイ
ンバータ（ＩＮＶ21）及び（ＩＮＶ22）を通過した信号
及びＮＯＲ（ＮＯＲ22）の出力が入力に印加されたＮＯ
Ｒ（ＮＯＲ21）と、ＮＯＲ（ＮＯＲ21）の出力及びサン
プリング信号（ＳＡＭＰ）がインバータ（ＩＮＶ24）で
反転された信号が入力に印加されたＮＯＲ（ＮＯＲ22）
と、ＮＯＲ（ＮＯＲ22）の出力とＳＡＭＰ間に接続され
た容量素子（ＣUP）と、ゲートに（ＳＡＭＰ）’が印加
され電源電圧端子（ＶDD）とＳＡＭＰ間に接続されたＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ21）とＳＡＭＰとＧＮＤ
間に直列接続されゲートにＮＯＲ（ＮＯＲ22）の出力を
インバータ（ＩＮＶ23）で反転した信号が印加されたＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ22）及びゲートに（ＳＡ
ＭＰ）’がインバータ（ＩＮＶ21）で反転された信号が
印加されたＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ23）及びＳ
ＡＭＰとＧＮＤ間に直列接続されゲートに基準電圧（Ｖ
ref2）が印加されたＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ24）及び（ＳＡＭＰ）’がインバータ（ＩＮＶ21）
で反転された信号が印加されたＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ25）で構成されている。尚、負荷容量（ＣL ）
は図１（ａ）で示したＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ
1 ）及び（Ｎ2 ）のゲート容量に相当する容量である。
次に図５（ｂ）も参照しながら動作の説明をする。まず
（ＳＡＭＰ）’がロウからハイになるとＮ21がオンして
ＳＡＭＰが（ＶDD−ＶTN）にチャージアップされ、イン
バータ（ＩＮＶ24）の出力（Ｆ）がハイからロウに変化
すると共に（Ｎ23）及び（Ｎ25）がオフする。続いてイ
ンバータ（ＩＮＶ21）及び（ＩＮＶ22）を通過する為
（ＳＡＭＰ）’の立ち上がりよりも遅れてインバータ
（ＩＮＶ22）の出力（Ｄ）がハイとなりＮＯＲ（ＮＯＲ
21）の出力がロウになってＮＯＲ（ＮＯＲ22）の出力
（Ｅ）がハイとなる。この時容量素子（ＣUP）でＳＡＭ
Ｐの電位が押し上げらてＶH となり、ＶH は次式（５）
で与えられる。
【００２４】
【００２５】次に（ＳＡＭＰ）’がハイからロウになる
とＮ23及びＮ25がオンし、負荷容量（ＣL ）及び容量素
子（ＣUP）に蓄えられた電荷がＮ24及びＮ25を介して放
電しサンプリング信号（ＳＡＭＰ）が下降すると共に
（Ｄ）がロウとなる。尚、サンプリング信号（ＳＡＭ
Ｐ）の下降時間：ｔf1は次式で与えられ、所望のｔf1を
得る為には次式（６）を満足するＶref2を設定すればよ
い。
とＮ23及びＮ25がオンし、負荷容量（ＣL ）及び容量素
子（ＣUP）に蓄えられた電荷がＮ24及びＮ25を介して放
電しサンプリング信号（ＳＡＭＰ）が下降すると共に
（Ｄ）がロウとなる。尚、サンプリング信号（ＳＡＭ
Ｐ）の下降時間：ｔf1は次式で与えられ、所望のｔf1を
得る為には次式（６）を満足するＶref2を設定すればよ
い。
【００２６】
【００２７】ここで、インバータ（ＩＮＶ24）の論理し
きい値電圧を（ＶB ＋ＶTN）以下に設定しておけば、サ
ンプリング信号（ＳＡＭＰ）が（ＶB ＋ＶTN）以下に下
降しインバータ（ＩＮＶ24）の論理しきい値電圧まで到
達するとインバータ（ＩＮＶ24）の出力（Ｆ）がハイと
なり従ってＮＯＲ（ＮＯＲ22）の出力（Ｅ）がハイに又
インバータ（ＩＮＶ23）の出力がハイとなってＮ22がオ
ンし、サンプリング信号（ＳＡＭＰ）は容量素子
（ＣUP）により引き下げられると共にＮ22及びＮ23を介
してＧＮＤに接続され、サンプリング信号（ＳＡＭＰ）
の下降速度が大きくなり急速にＧＮＤレベルになる。
きい値電圧を（ＶB ＋ＶTN）以下に設定しておけば、サ
ンプリング信号（ＳＡＭＰ）が（ＶB ＋ＶTN）以下に下
降しインバータ（ＩＮＶ24）の論理しきい値電圧まで到
達するとインバータ（ＩＮＶ24）の出力（Ｆ）がハイと
なり従ってＮＯＲ（ＮＯＲ22）の出力（Ｅ）がハイに又
インバータ（ＩＮＶ23）の出力がハイとなってＮ22がオ
ンし、サンプリング信号（ＳＡＭＰ）は容量素子
（ＣUP）により引き下げられると共にＮ22及びＮ23を介
してＧＮＤに接続され、サンプリング信号（ＳＡＭＰ）
の下降速度が大きくなり急速にＧＮＤレベルになる。
【００２８】図５（ａ）に示された回路から出力される
サンプリング信号（ＳＡＭＰ）を図１（ａ）におけるＮ
1 及びＮ2 に印加した場合、サンプリング信号（ＳＡＭ
Ｐ）のハイレベルは押し上げられて高電圧：ＶH になっ
ている為Ｎ1 及びＮ2 のオン抵抗はゲートに電源電圧が
印加されている場合と比較すると小さくなり差動増幅器
（ＣＯＭＰ）の第１及び第２の入力（−）及び（＋）が
ＶB に短時間でチャージアップされているという効果が
ある他に、サンプリング信号（ＳＡＭＰ）が（ＶB ＋Ｖ
TN）以下で急速にＧＮＤになる為、サンプリング期間が
短縮されさらに高速化が図れる。
サンプリング信号（ＳＡＭＰ）を図１（ａ）におけるＮ
1 及びＮ2 に印加した場合、サンプリング信号（ＳＡＭ
Ｐ）のハイレベルは押し上げられて高電圧：ＶH になっ
ている為Ｎ1 及びＮ2 のオン抵抗はゲートに電源電圧が
印加されている場合と比較すると小さくなり差動増幅器
（ＣＯＭＰ）の第１及び第２の入力（−）及び（＋）が
ＶB に短時間でチャージアップされているという効果が
ある他に、サンプリング信号（ＳＡＭＰ）が（ＶB ＋Ｖ
TN）以下で急速にＧＮＤになる為、サンプリング期間が
短縮されさらに高速化が図れる。
【００２９】図６（ａ）及び（ｂ）は本発明による第２
の実施例の回路図及び動作を示すタイミングチャートで
あり、図１（ａ）に示した本発明による第１の実施例を
示す回路図において、ゲートにサンプリング信号（ＳＡ
ＭＰ）の反転信号が印加されたＰチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ3 ）をＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）と
並列に接続すると共に、ゲートにサンプリング信号（Ｓ
ＡＭＰ）の反転信号が印加されたＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ4 ）をＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）
と並列に接続して構成され、第１のスイッチ回路
（Ｓ1 ）と等価な抵抗と直列接続された（Ｐ3 ）のゲー
ト〜ソース間に存在する寄生容量及び第１の容量素子
（Ｃ1 ）の合成容量で与えられる時定数よりも長い時
間：ｔr1をかけてサンプリング信号の反転信号を（ＶB
−｜ＶTP｜）（ＶTP：Ｐチャネル型ＭＯＳ−ＦＥＴのし
きい値電圧）まで上昇させて（Ｐ3 ）及び（Ｐ4 ）をオ
フさせている。差動増幅器（ＣＯＭＰ）の第１及び第２
の入力（−）及び（＋）は（Ｎ1 ）及び（Ｎ2 ）のゲー
ト〜ソース間に存在する寄生容量を介してサンプリング
信号（ＳＡＭＰ）と結合すると共に（Ｐ2 ）及び
（Ｐ3 ）のゲート〜ソース間に存在する寄生容量を介し
てサンプリング信号の反転信号と統合している場合相殺
して、第８図に示した従来例と比較すればサンプリング
終了時差動増幅器（ＣＯＭＰ）の第１及び第２の入力
（−）及び（＋）における電位変動は小さくなる。しか
しＭＯＳ−ＦＥＴのしきい値電圧の変動やサンプリング
信号（ＳＡＭＰ）とサンプリング信号の反転信号が変化
するタイミングの変動により電位差が生じ、オフセット
電圧が生じるので、本発明による第２の実施例では図６
（ｂ）に示したようなサンプリング信号（ＳＡＭＰ）及
びサンプリング信号の反転信号を図６（ａ）に示した
（Ｎ1 ），（Ｎ2 ）及び（Ｐ3 ），（Ｐ4 ）のゲートに
印加し、オフセットを生じなくしている。本実施例では
前述した本発明による第１の実施例で説明した効果の他
にサンプリング信号（ＳＡＭＰ）とサンプリング信号の
反転信号の相殺効果が加わりより効果的である。図６
（ｂ）に示されたサンプリング信号の反転信号は
（Ｐ3 ）及び（Ｐ4 ）のゲート容量を定電流源でプルア
ップすることにより実現でき、定電流源で駆動すること
によりサンプリング期間が短縮されることは前述してお
りここでの説明は省略する。又本発明による第２の実施
例の動作で本発明による第１の実施例と同様な動作を行
う部分の説明も省略した。
の実施例の回路図及び動作を示すタイミングチャートで
あり、図１（ａ）に示した本発明による第１の実施例を
示す回路図において、ゲートにサンプリング信号（ＳＡ
ＭＰ）の反転信号が印加されたＰチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ3 ）をＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）と
並列に接続すると共に、ゲートにサンプリング信号（Ｓ
ＡＭＰ）の反転信号が印加されたＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ4 ）をＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）
と並列に接続して構成され、第１のスイッチ回路
（Ｓ1 ）と等価な抵抗と直列接続された（Ｐ3 ）のゲー
ト〜ソース間に存在する寄生容量及び第１の容量素子
（Ｃ1 ）の合成容量で与えられる時定数よりも長い時
間：ｔr1をかけてサンプリング信号の反転信号を（ＶB
−｜ＶTP｜）（ＶTP：Ｐチャネル型ＭＯＳ−ＦＥＴのし
きい値電圧）まで上昇させて（Ｐ3 ）及び（Ｐ4 ）をオ
フさせている。差動増幅器（ＣＯＭＰ）の第１及び第２
の入力（−）及び（＋）は（Ｎ1 ）及び（Ｎ2 ）のゲー
ト〜ソース間に存在する寄生容量を介してサンプリング
信号（ＳＡＭＰ）と結合すると共に（Ｐ2 ）及び
（Ｐ3 ）のゲート〜ソース間に存在する寄生容量を介し
てサンプリング信号の反転信号と統合している場合相殺
して、第８図に示した従来例と比較すればサンプリング
終了時差動増幅器（ＣＯＭＰ）の第１及び第２の入力
（−）及び（＋）における電位変動は小さくなる。しか
しＭＯＳ−ＦＥＴのしきい値電圧の変動やサンプリング
信号（ＳＡＭＰ）とサンプリング信号の反転信号が変化
するタイミングの変動により電位差が生じ、オフセット
電圧が生じるので、本発明による第２の実施例では図６
（ｂ）に示したようなサンプリング信号（ＳＡＭＰ）及
びサンプリング信号の反転信号を図６（ａ）に示した
（Ｎ1 ），（Ｎ2 ）及び（Ｐ3 ），（Ｐ4 ）のゲートに
印加し、オフセットを生じなくしている。本実施例では
前述した本発明による第１の実施例で説明した効果の他
にサンプリング信号（ＳＡＭＰ）とサンプリング信号の
反転信号の相殺効果が加わりより効果的である。図６
（ｂ）に示されたサンプリング信号の反転信号は
（Ｐ3 ）及び（Ｐ4 ）のゲート容量を定電流源でプルア
ップすることにより実現でき、定電流源で駆動すること
によりサンプリング期間が短縮されることは前述してお
りここでの説明は省略する。又本発明による第２の実施
例の動作で本発明による第１の実施例と同様な動作を行
う部分の説明も省略した。
【００３０】又図６（ｂ）に示したサンプリング信号
（ＳＡＭＰ）及びサンプリング信号の反転信号の代り
に、図７に示した（ＶB ＋ＶTN）以下となって（Ｎ1 ）
及び（Ｎ2 ）がオフした後急速に下降するサンプリング
信号（ＳＡＭＰ）及び（ＶB −｜ＶTP｜）以上となって
（Ｐ3 ）及び（Ｐ4 ）がオフした後急速に上昇するサン
プリング信号の反転信号を図６（ａ）に示した回路に印
加することによりさらにサンプリング期間を短縮され高
速化が図れるという効果がある。
（ＳＡＭＰ）及びサンプリング信号の反転信号の代り
に、図７に示した（ＶB ＋ＶTN）以下となって（Ｎ1 ）
及び（Ｎ2 ）がオフした後急速に下降するサンプリング
信号（ＳＡＭＰ）及び（ＶB −｜ＶTP｜）以上となって
（Ｐ3 ）及び（Ｐ4 ）がオフした後急速に上昇するサン
プリング信号の反転信号を図６（ａ）に示した回路に印
加することによりさらにサンプリング期間を短縮され高
速化が図れるという効果がある。
【００３１】
【発明の効果】以上説明したように、サンプリング終了
時に生ずるオフセットを無くしたので、変換誤差が生じ
なくなり高精度のＡ／Ｄ変換器が構成できるという効果
を有する。
時に生ずるオフセットを無くしたので、変換誤差が生じ
なくなり高精度のＡ／Ｄ変換器が構成できるという効果
を有する。
【図１】本発明一実施例の回路図とタイミングチャート
である。
である。
【図２】図１（ａ）の等価回路図とタイミングチャート
である。
である。
【図３】サンプリング信号発生回路図とタイミングチャ
ートである。
ートである。
【図４】他のサンプリング信号発生回路図とタイミング
チャートである。
チャートである。
【図５】さらに他のサンプリング信号発生回路図とタイ
ミングチャートである。
ミングチャートである。
【図６】第２実施例図とタイミングチャートである。
【図７】図６の他のタイミングチャートである。
【図８】従来例図とタイミングチャートである。
【図９】図８（ａ）の等価回路図とタイミングチャート
である。
である。
Claims (5)
- 【請求項１】 アナログ入力端子，ディジタル出力端
子，差動増幅器，レジスタ及びＤ／Ａ変換器を備え、前
記差動増幅器の第１の入力は第１の容量素子の一端及び
ゲートにサンプリング信号が印加された一導電型の第１
のＭＯＳ−ＦＥＴを介してバイアス電圧端子に接続さ
れ、前記差動増幅器の第２の入力は第２の容量素子の一
端及びゲートに前記サンプリング信号が印加された前記
第１のＭＯＳＦ−ＦＥＴと同一導電型の第２のＭＯＳ−
ＦＥＴを介して前記バイアス電圧端子に接続され、前記
第１の容量素子の他端は第１のスイッチ回路を介して前
記アナログ入力端子及び第２のスイッチ回路を介して前
記Ｄ／Ａ変換器の出力に接続され、前記第２の容量素子
の他端は前記バイアス電圧端子若しくは電圧端子に接続
され、前記差動増幅器の出力が前記レジスタの入力に、
前記レジスタの出力が前記Ｄ／Ａ変換器の入力に接続さ
れて構成され、前記レジスタの内容が前記ディジタル出
力端子に出力されるＡ／Ｄ変換器において、前記第１の
スイッチ回路と等価な抵抗と直列接続された前記第１の
ＭＯＳ−ＦＥＴにおけるゲート〜ソース間に存在する寄
生容量及び前記第１の容量素子の合成容量で与えられる
時定数よりも長い時間をかけて前記サンプリング信号を
変化させ前記第１及び第２のＭＯＳ−ＦＥＴをオフさせ
ることを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記第１及び第２のＭＯＳ−ＦＥＴがオ
フしたことを検出して前記サンプリング信号が変化する
速度を大きくすることを特徴とする請求項１に記載のＡ
／Ｄ変換器。 - 【請求項３】 ゲートに前記サンプリング信号の反転信
号が印加された前記第１のＭＯＳ−ＦＥＴと逆導電型の
第３のＭＯＳ−ＦＥＴを前記第１のＭＯＳ−ＦＥＴと並
列に接続すると共に、ゲートに前記サンプリング信号の
反転信号が印加された前記第１のＭＯＳ−ＦＥＴと逆導
電型の第４のＭＯＳ−ＦＥＴを前記第２のＭＯＳ−ＦＥ
Ｔと並列に接続し、前記第１のスイッチ回路と等価な抵
抗と直列接続された前記第３のＭＯＳ−ＦＥＴにおける
ゲート〜ソース間に存在する寄生容量及び前記第１の容
量素子の合成容量で与えられる時定数よりも長い時間を
かけて前記サンプリング信号の反転信号を変化させて前
記第３及び第４のＭＯＳ−ＦＥＴをオフさせることを特
徴とする請求項１に記載のＡ／Ｄ変換器。 - 【請求項４】 前記第３及び第４のＭＯＳ−ＦＥＴがオ
フしたことを検出して前記サンプリング信号の反転信号
が変化する速度を大きくすることを特徴とする請求項１
又は２に記載のＡ／Ｄ変換器。 - 【請求項５】 前記第１と第２のＭＯＳ−ＦＥＴ及び前
記第３と第４のＭＯＳ−ＦＥＴのゲートを定電流源で駆
動することにより、前記第１のスイッチ回路の等価抵抗
と前記第１若しくは第３のＭＯＳ−ＦＥＴにおけるゲー
ト〜ソース間に存在する寄生容量及び前記第１の容量素
子が直列接続された場合の合成容量で与えられる時定数
よりも長い時間をかけて前記サンプリング信号及び前記
サンプリング信号の反転信号を変化させることを特徴と
する請求項１，２，３又は４に記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424791A JP2674369B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
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| JP18424791A JP2674369B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529936A true JPH0529936A (ja) | 1993-02-05 |
| JP2674369B2 JP2674369B2 (ja) | 1997-11-12 |
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ID=16149966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18424791A Expired - Fee Related JP2674369B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674369B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5968593A (en) * | 1995-03-20 | 1999-10-19 | Kokusai Electric Co., Ltd. | Semiconductor manufacturing apparatus |
| KR100712497B1 (ko) * | 2001-09-24 | 2007-05-02 | 삼성전자주식회사 | 고속 비교회로 |
| CN107800435A (zh) * | 2017-11-27 | 2018-03-13 | 安凯(广州)微电子技术有限公司 | 一种电容阵列寄生效应的补偿电路和抵消方法 |
| KR20190097018A (ko) | 2016-12-19 | 2019-08-20 | 도쿄엘렉트론가부시키가이샤 | 현상 처리 방법, 컴퓨터 기억 매체 및 현상 처리 장치 |
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-
1991
- 1991-07-24 JP JP18424791A patent/JP2674369B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5968593A (en) * | 1995-03-20 | 1999-10-19 | Kokusai Electric Co., Ltd. | Semiconductor manufacturing apparatus |
| KR100712497B1 (ko) * | 2001-09-24 | 2007-05-02 | 삼성전자주식회사 | 고속 비교회로 |
| KR20190097018A (ko) | 2016-12-19 | 2019-08-20 | 도쿄엘렉트론가부시키가이샤 | 현상 처리 방법, 컴퓨터 기억 매체 및 현상 처리 장치 |
| US11720026B2 (en) | 2016-12-19 | 2023-08-08 | Tokyo Electron Limited | Developing treatment method, computer storage medium and developing treatment apparatus |
| CN107800435A (zh) * | 2017-11-27 | 2018-03-13 | 安凯(广州)微电子技术有限公司 | 一种电容阵列寄生效应的补偿电路和抵消方法 |
| CN107800435B (zh) * | 2017-11-27 | 2023-08-25 | 广州安凯微电子股份有限公司 | 一种电容阵列寄生效应的补偿电路和抵消方法 |
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| Publication number | Publication date |
|---|---|
| JP2674369B2 (ja) | 1997-11-12 |
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