JPH0529935A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0529935A JPH0529935A JP18424691A JP18424691A JPH0529935A JP H0529935 A JPH0529935 A JP H0529935A JP 18424691 A JP18424691 A JP 18424691A JP 18424691 A JP18424691 A JP 18424691A JP H0529935 A JPH0529935 A JP H0529935A
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Abstract
(57)【要約】 （修正有）
【目的】差動増幅器を有するＡ／Ｄ変換器において、サ
ンプリング終了時に生じるオフセットを無くし、耐ノイ
ズ性を向上させる。 【構成】差動増幅器（ＣＯＭＰ）の第１の入力は容量素
子（Ｃ1 ）及びスイッチ回路（Ｓ1 ）を介してアナログ
入力端子（ＡIN）に接続され、第２の入力は容量素子
（Ｃ21）及びダミースイッチ回路（ＤＳ１１）を介して
基準電圧端子（＋ＶREF ）に接続されると共に容量素子
（Ｃ22）及びダミースイッチ回路（ＤＳ１２）を介して
基準電圧端子（−ＶREF ）に接続される。また更に容量
素子（Ｃ21）及び（Ｃ22）とダミースイッチ回路（ＤＳ
１１）及び（ＤＳ１２）の接続点にダミースイッチを接
続する。
ンプリング終了時に生じるオフセットを無くし、耐ノイ
ズ性を向上させる。 【構成】差動増幅器（ＣＯＭＰ）の第１の入力は容量素
子（Ｃ1 ）及びスイッチ回路（Ｓ1 ）を介してアナログ
入力端子（ＡIN）に接続され、第２の入力は容量素子
（Ｃ21）及びダミースイッチ回路（ＤＳ１１）を介して
基準電圧端子（＋ＶREF ）に接続されると共に容量素子
（Ｃ22）及びダミースイッチ回路（ＤＳ１２）を介して
基準電圧端子（−ＶREF ）に接続される。また更に容量
素子（Ｃ21）及び（Ｃ22）とダミースイッチ回路（ＤＳ
１１）及び（ＤＳ１２）の接続点にダミースイッチを接
続する。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
にＭＯＳ−ＦＥＴで構成されたＡ／Ｄ変換器に関する。
にＭＯＳ−ＦＥＴで構成されたＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器は図９（ａ）に示し
たように、アナログ入力端子（ＡIN）、ディジタル出力
端子（ＤOUT ）、差動増幅器（ＣＯＭＰ）、レジスタと
基準電圧端子（＋ＶREF ）及び（−ＶREF ）を有するＤ
／Ａ変換器を備え、差動増幅器（ＣＯＭＰ）の第１の入
力（−）は容量素子（Ｃ1 ）の一端及びゲートにサンプ
リング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ1 ）を介してバイアス電圧端子（ＶB ）
に接続され、差動増幅器（ＣＯＭＰ）の第２の入力
（＋）は容量素子（Ｃ2 ）の一端及びゲートにサンプリ
ング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）に
接続され、容量素子（Ｃ1 ）の他端はスイッチ回路（Ｓ
1 ）を介してアナログ入力端子（ＡIN）及びスイッチ回
路（Ｓ2 ）を介してＤ／Ａ変換器の出力に接続され、容
量素子（Ｃ2 ）の他端は０［Ｖ］の電源端子に接続（接
地）され、差動増幅器（ＣＯＭＰ）の出力がレジスタの
入力に、レジスタの出力がＤ／Ａ変換器（Ｄ／Ａ）の入
力に接続されて構成され、レジスタの内容がディジタル
出力端子（ＤOUT ）に出力される。
たように、アナログ入力端子（ＡIN）、ディジタル出力
端子（ＤOUT ）、差動増幅器（ＣＯＭＰ）、レジスタと
基準電圧端子（＋ＶREF ）及び（−ＶREF ）を有するＤ
／Ａ変換器を備え、差動増幅器（ＣＯＭＰ）の第１の入
力（−）は容量素子（Ｃ1 ）の一端及びゲートにサンプ
リング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ1 ）を介してバイアス電圧端子（ＶB ）
に接続され、差動増幅器（ＣＯＭＰ）の第２の入力
（＋）は容量素子（Ｃ2 ）の一端及びゲートにサンプリ
ング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）に
接続され、容量素子（Ｃ1 ）の他端はスイッチ回路（Ｓ
1 ）を介してアナログ入力端子（ＡIN）及びスイッチ回
路（Ｓ2 ）を介してＤ／Ａ変換器の出力に接続され、容
量素子（Ｃ2 ）の他端は０［Ｖ］の電源端子に接続（接
地）され、差動増幅器（ＣＯＭＰ）の出力がレジスタの
入力に、レジスタの出力がＤ／Ａ変換器（Ｄ／Ａ）の入
力に接続されて構成され、レジスタの内容がディジタル
出力端子（ＤOUT ）に出力される。
【０００３】次に図９（ｂ）も参照しながら動作の説明
をする。まずサンプリング期間、サンプリング信号（Ｓ
ＡＭＰ）がハイなってＮ1 及びＮ2 がオンし差動増幅器
の２入力（−）及び（＋）が共にバイアス電圧：ＶB に
チャージアップされると共に、Ｓ1 がオンしてアナログ
入力端子（ＡIN）に印加されているアナログ入力電圧：
ＶAIN が容量素子（Ｃ1 ）に印加され、容量素子
（Ｃ1 ）にはＣ1 ・（ＶAIN −ＶB ）の、容量素子（Ｃ
2 ）にはＣ2 ・ＶB の電荷が蓄えられる。続いてＳ1 が
オフすると共にサンプリング信号（ＳＡＭＰ）がロウに
なってＮ1 及びＮ2 がオフして容量素子（Ｃ1 ）及び
（Ｃ2 ）に蓄えられた電荷が保存されてサンプリングが
終了し、Ｓ2 がオンして変換期間となる。変換期間で
は、Ｄ／Ａ変換器の出力：ＶD/A がＳ2 を介して容量素
子（Ｃ1 ）に印加され、差動増幅器（ＣＯＭＰ）の第１
の入力（−）における電位は（ＶD/A −ＶAIN ＋ＶB ）
となる。一方差動増幅器（ＣＯＭＰ）の第２の入力
（＋）における電位はＶB であり、差動増幅器（ＣＯＭ
Ｐ）の出力から（ＶD/A −ＶAIN ＋ＶB ）とＶB を比較
した結果が出力され、この比較結果でレジスタをカウン
トアップ若しくはカウントダウンすることによりＶD/A
をＶAIN に近づけてゆくという動作を所望の精度が得ら
れるまで繰り返し、変換が終了する。そして変換終了後
のレジスタ内にあるディジタルデータが変換結果であ
り、ディジタル出力端子（ＤOUT ）から変換結果が出力
される。
をする。まずサンプリング期間、サンプリング信号（Ｓ
ＡＭＰ）がハイなってＮ1 及びＮ2 がオンし差動増幅器
の２入力（−）及び（＋）が共にバイアス電圧：ＶB に
チャージアップされると共に、Ｓ1 がオンしてアナログ
入力端子（ＡIN）に印加されているアナログ入力電圧：
ＶAIN が容量素子（Ｃ1 ）に印加され、容量素子
（Ｃ1 ）にはＣ1 ・（ＶAIN −ＶB ）の、容量素子（Ｃ
2 ）にはＣ2 ・ＶB の電荷が蓄えられる。続いてＳ1 が
オフすると共にサンプリング信号（ＳＡＭＰ）がロウに
なってＮ1 及びＮ2 がオフして容量素子（Ｃ1 ）及び
（Ｃ2 ）に蓄えられた電荷が保存されてサンプリングが
終了し、Ｓ2 がオンして変換期間となる。変換期間で
は、Ｄ／Ａ変換器の出力：ＶD/A がＳ2 を介して容量素
子（Ｃ1 ）に印加され、差動増幅器（ＣＯＭＰ）の第１
の入力（−）における電位は（ＶD/A −ＶAIN ＋ＶB ）
となる。一方差動増幅器（ＣＯＭＰ）の第２の入力
（＋）における電位はＶB であり、差動増幅器（ＣＯＭ
Ｐ）の出力から（ＶD/A −ＶAIN ＋ＶB ）とＶB を比較
した結果が出力され、この比較結果でレジスタをカウン
トアップ若しくはカウントダウンすることによりＶD/A
をＶAIN に近づけてゆくという動作を所望の精度が得ら
れるまで繰り返し、変換が終了する。そして変換終了後
のレジスタ内にあるディジタルデータが変換結果であ
り、ディジタル出力端子（ＤOUT ）から変換結果が出力
される。
【０００４】
【発明が解決しようとする課題】この従来のＡ／Ｄ変換
器では、サンプリング終了時に差動増幅器（ＣＯＭＰ）
の第１の入力（−）及び第２の入力（＋）間に電位差つ
まりオフセットが生じ、変換精度を著しく低下させると
いう問題点があった。
器では、サンプリング終了時に差動増幅器（ＣＯＭＰ）
の第１の入力（−）及び第２の入力（＋）間に電位差つ
まりオフセットが生じ、変換精度を著しく低下させると
いう問題点があった。
【０００５】図１０を参照しながらオフセットが生じる
理由を説明しておく。
理由を説明しておく。
【０００６】図１０（ａ）は図９（ａ）に示された従来
のＡ／Ｄ変換器のサンプリング時における等価回路図で
あり、スイッチ回路（Ｓ1 ）はオン状態にあるスイッチ
回路（Ｓ1 ）と等価な抵抗値を有する抵抗素子（ＲS1）
で表わされ、Ｎ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）も示されている。尚、スイッチ回路
（Ｓ2 ），レジスタ，Ｄ／Ａ変換器及びディジタル出力
端子（ＤOUT ）は省略されている。又図９（ｂ）はサン
プリング期間及びサンプリング終了後の各接続点
（Ａ），（Ｂ）及び（Ｃ）における電位変化を示しタイ
ミングチャートである。
のＡ／Ｄ変換器のサンプリング時における等価回路図で
あり、スイッチ回路（Ｓ1 ）はオン状態にあるスイッチ
回路（Ｓ1 ）と等価な抵抗値を有する抵抗素子（ＲS1）
で表わされ、Ｎ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）も示されている。尚、スイッチ回路
（Ｓ2 ），レジスタ，Ｄ／Ａ変換器及びディジタル出力
端子（ＤOUT ）は省略されている。又図９（ｂ）はサン
プリング期間及びサンプリング終了後の各接続点
（Ａ），（Ｂ）及び（Ｃ）における電位変化を示しタイ
ミングチャートである。
【０００７】まずサンプリング期間中、サンプリング信
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）がＲS1を介してチャージアップさ
れアナログ入力電圧：ＶAIN となる。次にサンプリング
信号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）
及び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）と結合しているので、サンプリング信号（ＳＡＭ
Ｐ）の下降に伴って（Ａ）及び（Ｂ）が下降する。ここ
で、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子に直
接接続されている為電位変動は無いが、（Ｃ）は抵抗素
子（ＲS1）を介してアナログ入力電圧源（ＶAIN ）に接
続されると共に容量素子（Ｃ1）を介して（Ａ）と結合
している為、（Ａ）における電位の下降に伴って（Ｃ）
の電位がＶAIN 以下に押し下げられ、従ってＮ1 及びＮ
2 のゲート〜ソース間に存在する寄生容量と容量素子
（Ｃ1）及び（Ｃ2 ）を等しい値に設定してもサンプリ
ング信号（ＳＡＭＰ）が下降している期間（Ｂ）の電位
は（Ａ）の電位よりも低くなる。ここでサンプリング信
号（ＳＡＭＰ）がハイからＶB ＋ＶTN（ＶTN：Ｎ1 及び
Ｎ2 のしきい値電圧）まで下降する期間、Ｎ1 及びＮ2
はオンしておりＮ1 及びＮ2 のドレイン電圧とゲート電
圧は等しいがＮ1 のソース電圧（Ｂ）はＮ2 のソース電
圧（Ａ）よりも低い為、Ｎ1 に流れる電流はＮ2 に流れ
る電流より大きく従って（Ａ）に比べて（Ｂ）により多
くの電荷が注入される。そしてサンプリング信号（ＳＡ
ＭＰ）がロウとなりＮ1 及びＮ2 がオフして（Ａ）及び
（Ｂ）がフローティング状態となってサンプリングが終
了するが、（Ｂ）には（Ａ）に比べてより多くの電荷が
注入されているので（Ｃ）の電位がＶAIN に回復した時
点で（Ｂ）の電位が（Ａ）の電位よりも高くなりオフセ
ットが生じる。
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）がＲS1を介してチャージアップさ
れアナログ入力電圧：ＶAIN となる。次にサンプリング
信号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）
及び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）と結合しているので、サンプリング信号（ＳＡＭ
Ｐ）の下降に伴って（Ａ）及び（Ｂ）が下降する。ここ
で、容量素子（Ｃ2 ）の他端は０［Ｖ］の電圧端子に直
接接続されている為電位変動は無いが、（Ｃ）は抵抗素
子（ＲS1）を介してアナログ入力電圧源（ＶAIN ）に接
続されると共に容量素子（Ｃ1）を介して（Ａ）と結合
している為、（Ａ）における電位の下降に伴って（Ｃ）
の電位がＶAIN 以下に押し下げられ、従ってＮ1 及びＮ
2 のゲート〜ソース間に存在する寄生容量と容量素子
（Ｃ1）及び（Ｃ2 ）を等しい値に設定してもサンプリ
ング信号（ＳＡＭＰ）が下降している期間（Ｂ）の電位
は（Ａ）の電位よりも低くなる。ここでサンプリング信
号（ＳＡＭＰ）がハイからＶB ＋ＶTN（ＶTN：Ｎ1 及び
Ｎ2 のしきい値電圧）まで下降する期間、Ｎ1 及びＮ2
はオンしておりＮ1 及びＮ2 のドレイン電圧とゲート電
圧は等しいがＮ1 のソース電圧（Ｂ）はＮ2 のソース電
圧（Ａ）よりも低い為、Ｎ1 に流れる電流はＮ2 に流れ
る電流より大きく従って（Ａ）に比べて（Ｂ）により多
くの電荷が注入される。そしてサンプリング信号（ＳＡ
ＭＰ）がロウとなりＮ1 及びＮ2 がオフして（Ａ）及び
（Ｂ）がフローティング状態となってサンプリングが終
了するが、（Ｂ）には（Ａ）に比べてより多くの電荷が
注入されているので（Ｃ）の電位がＶAIN に回復した時
点で（Ｂ）の電位が（Ａ）の電位よりも高くなりオフセ
ットが生じる。
【０００８】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、アナログ入力端子，ディジタル出力端子，差動増幅
器，レジスタと第１及び第２の基準電圧端子を有するＤ
／Ａ変換器を備え、差動増幅器の第１の入力は第１の容
量素子の一端及びゲートにサンプリング信号が印加され
た第１のＭＯＳ−ＦＥＴを介してバイアス電圧端子に接
続され、差動増幅器の第２の入力は第２の容量素子の一
端及びゲートにサプリング信号が印加された第２のＭＯ
Ｓ−ＦＥＴを介してバイアス電圧端子に接続され、第１
の容量素子の他端は第１のスイッチ回路を介して前記ア
ナログ入力端子及び第２のスイッチ回路を介してＤ／Ａ
変換器の出力に接続され、差動増幅器の出力がレジスタ
の入力に、レジスタの出力がＤ／Ａ変換器の入力に接続
されて構成され、レジスタの内容がディジタル出力端子
に出力されるＡ／Ｄ変換器において、第２の容量素子の
他端は常時オン状態にある第１のダミースイッチ回路を
介して電源端子かバイアス電圧端子か第１若しくは第２
の基準電圧端子に接続する。
は、アナログ入力端子，ディジタル出力端子，差動増幅
器，レジスタと第１及び第２の基準電圧端子を有するＤ
／Ａ変換器を備え、差動増幅器の第１の入力は第１の容
量素子の一端及びゲートにサンプリング信号が印加され
た第１のＭＯＳ−ＦＥＴを介してバイアス電圧端子に接
続され、差動増幅器の第２の入力は第２の容量素子の一
端及びゲートにサプリング信号が印加された第２のＭＯ
Ｓ−ＦＥＴを介してバイアス電圧端子に接続され、第１
の容量素子の他端は第１のスイッチ回路を介して前記ア
ナログ入力端子及び第２のスイッチ回路を介してＤ／Ａ
変換器の出力に接続され、差動増幅器の出力がレジスタ
の入力に、レジスタの出力がＤ／Ａ変換器の入力に接続
されて構成され、レジスタの内容がディジタル出力端子
に出力されるＡ／Ｄ変換器において、第２の容量素子の
他端は常時オン状態にある第１のダミースイッチ回路を
介して電源端子かバイアス電圧端子か第１若しくは第２
の基準電圧端子に接続する。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明による第１の実施例を示す回
路図であり、アナログ入力端子（ＡIN1 ），ディジタル
出力端子（ＤOUT ），差動増幅器（ＣＯＭＰ），レジス
タと基準電圧端子（＋ＶREF ）及び（−ＶREF ）を有す
るＤ／Ａ変換器を備え、差動増幅器（ＣＯＭＰ）の第１
の入力（−）は容量素子（Ｃ1 ）の一端及びゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ1）を介してバイアス電圧端子（Ｖ
B ）に接続され、差動増幅器（ＣＯＭＰ）の第２の入力
（＋）は容量素子（Ｃ2 ）の一端及びゲートにサンプリ
ング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）に
接続され、容量素子（Ｃ1 ）の他端はスイッチ回路（Ｓ
1 ）を介してアナログ入力端子（ＡIN1 ）及びスイッチ
回路（Ｓ2 ）を介してＤ／Ａ変換器の出力に接続され、
差動増幅器（ＣＯＭＰ）の出力がレジスタの入力に、レ
ジスタの出力がＤ／Ａ変換器の入力に接続されて構成さ
れ、レジスタの内容がディジタル出力端子（ＤOUT ）に
出力されるＤ／Ａ変換器において、容量素子（Ｃ2 ）の
他端は常時オン状態にあるダミースイッチ回路（ＤＳ
１）を介して０［Ｖ］の電源端子に接続（接地）されて
いる。
路図であり、アナログ入力端子（ＡIN1 ），ディジタル
出力端子（ＤOUT ），差動増幅器（ＣＯＭＰ），レジス
タと基準電圧端子（＋ＶREF ）及び（−ＶREF ）を有す
るＤ／Ａ変換器を備え、差動増幅器（ＣＯＭＰ）の第１
の入力（−）は容量素子（Ｃ1 ）の一端及びゲートにサ
ンプリング信号（ＳＡＭＰ）が印加されたＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ1）を介してバイアス電圧端子（Ｖ
B ）に接続され、差動増幅器（ＣＯＭＰ）の第２の入力
（＋）は容量素子（Ｃ2 ）の一端及びゲートにサンプリ
ング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）に
接続され、容量素子（Ｃ1 ）の他端はスイッチ回路（Ｓ
1 ）を介してアナログ入力端子（ＡIN1 ）及びスイッチ
回路（Ｓ2 ）を介してＤ／Ａ変換器の出力に接続され、
差動増幅器（ＣＯＭＰ）の出力がレジスタの入力に、レ
ジスタの出力がＤ／Ａ変換器の入力に接続されて構成さ
れ、レジスタの内容がディジタル出力端子（ＤOUT ）に
出力されるＤ／Ａ変換器において、容量素子（Ｃ2 ）の
他端は常時オン状態にあるダミースイッチ回路（ＤＳ
１）を介して０［Ｖ］の電源端子に接続（接地）されて
いる。
【００１１】図１に示した本発明による第１の実施例
は、図９（ａ）に示した従来のＤ／Ａ変換器と容量素子
（Ｃ2 ）の他端が常時オン状態にあるダミースイッチ回
路（ＤＳ１）を介して接地されている点が異なるが、サ
ンプリング及び変換動作は前述した従来のＡ／Ｄ変換器
におけるサンプリング及び変換動作と同様であるのでこ
こでの説明は省略し、続いて図２を参照しながら本発明
による第１の実施例におけるサンプリング終了時の動作
について説明する。図２（ａ）は図１（ａ）に示された
本発明による第１の実施例のサンプリング時における等
価回路図であり、スイッチ回路（Ｓ1 ）はオン状態にあ
るスイッチ回路（Ｓ1 ）と等価な抵抗値を有する抵抗素
子（ＲS1）で、ダミースイッチ回路（ＤＳ１）はダミー
スイッチ回路（ＤＳ１）と等価な抵抗値を有する抵抗素
子（ＲDS1 ）で表わされ、又（Ｎ1 ）及び（Ｎ2 ）のゲ
ート〜ソース間に存在する寄生容量（ＣGS）も示されて
いる。尚スイッチ回路（Ｓ2 ），レジスタ，Ｄ／Ａ変換
器及びディジタル出力端子（ＤOUT ）は省略されてい
る。又、図２（ｂ）はサンプリング期間及びサンプリン
グ終了後の各接続点（Ａ），（Ｂ），（Ｃ）及び（Ｄ）
における電位変化を示すタイミングチャートである。
は、図９（ａ）に示した従来のＤ／Ａ変換器と容量素子
（Ｃ2 ）の他端が常時オン状態にあるダミースイッチ回
路（ＤＳ１）を介して接地されている点が異なるが、サ
ンプリング及び変換動作は前述した従来のＡ／Ｄ変換器
におけるサンプリング及び変換動作と同様であるのでこ
こでの説明は省略し、続いて図２を参照しながら本発明
による第１の実施例におけるサンプリング終了時の動作
について説明する。図２（ａ）は図１（ａ）に示された
本発明による第１の実施例のサンプリング時における等
価回路図であり、スイッチ回路（Ｓ1 ）はオン状態にあ
るスイッチ回路（Ｓ1 ）と等価な抵抗値を有する抵抗素
子（ＲS1）で、ダミースイッチ回路（ＤＳ１）はダミー
スイッチ回路（ＤＳ１）と等価な抵抗値を有する抵抗素
子（ＲDS1 ）で表わされ、又（Ｎ1 ）及び（Ｎ2 ）のゲ
ート〜ソース間に存在する寄生容量（ＣGS）も示されて
いる。尚スイッチ回路（Ｓ2 ），レジスタ，Ｄ／Ａ変換
器及びディジタル出力端子（ＤOUT ）は省略されてい
る。又、図２（ｂ）はサンプリング期間及びサンプリン
グ終了後の各接続点（Ａ），（Ｂ），（Ｃ）及び（Ｄ）
における電位変化を示すタイミングチャートである。
【００１２】まずサンプリング期間中、サンプリング信
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）及び（Ｄ）がＲS1及びＲDS1 を介
してチャージアップされアナログ入力電圧：ＶAIN 及び
０［Ｖ］（ＧＮＤレベル）となる。次にサンプリング信
号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）及
び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在する
寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）と結合しているので、サンプリング信号（ＳＡＭ
Ｐ）の下降に伴って（Ａ）及び（Ｂ）が下降する。さら
に（Ｃ）及び（Ｄ）も容量素子（Ｃ1 ）及び（Ｃ2 ）を
介して（Ａ）及び（Ｂ）と結合している為、（Ａ）及び
（Ｃ）の下降に伴って（Ｃ）の電位がＶAIN 以下に、
（Ｄ）の電位がＧＮＤレベル以下に押し下げられるがＮ
1 とＮ2 のゲート〜ソース間に存在する寄生容量
（ＣGS）、容量素子（Ｃ1 ）と（Ｃ2 ）及び抵抗素子
（ＲS1）と（ＲDS1 ）がそれぞれ等しい値になるように
設定しておけば、サンプリング信号（ＳＡＭＰ）の下降
に伴って下降する（Ｃ）及び（Ｄ）の電位変動が等しく
なり従って（Ａ）及び（Ｂ）は常に同電位となる。ここ
でサンプリング信号（ＳＡＭＰ）がハイから（ＶB ＋Ｖ
TN）まで下降する期間Ｎ1 及びＮ2 はオンしているが、
Ｎ1 及びＮ2 におけるドレイン電圧、ゲート電圧及びソ
ース電圧（（Ｂ）及び（Ａ）の電位）が等しい為、Ｎ1
及びＮ2 に流れる電流も等しく従って（Ａ）及び（Ｂ）
に注入される電荷も等しい。そしてサンプリング信号が
ロウとなりＮ1 及びＮ2 がオフして（Ａ）及び（Ｂ）が
フローティング状態となってサンプリングが終了する
が、（Ａ）及び（Ｂ）には等しい電荷が注入されている
ので（Ａ）及び（Ｂ）の電位は等しく従ってオフセット
は生じない。つまり容量素子（Ｃ2 ）の他端をオン状態
にあるスイッチ回路（Ｓ1 ）と等価な抵抗値を有するダ
ミースイッチ回路（ＤＳ１）を介して電源端子がバイア
ス電圧端子か基準電圧端子（＋ＶREF ）若しくは（−Ｖ
REF ）に接続することにより、サンプリング終了時に生
じるオフセットを無くすることができる。
号（ＳＡＭＰ）がハイになってＮ1 及びＮ2 がオンし
（Ａ）及び（Ｂ）がバイアス電圧：ＶB にチャージアッ
プされると共に（Ｃ）及び（Ｄ）がＲS1及びＲDS1 を介
してチャージアップされアナログ入力電圧：ＶAIN 及び
０［Ｖ］（ＧＮＤレベル）となる。次にサンプリング信
号（ＳＡＭＰ）がハイからロウに変化するが、（Ａ）及
び（Ｂ）はＮ1 及びＮ2 のゲート〜ソース間に存在する
寄生容量（ＣGS）を介してサンプリング信号（ＳＡＭ
Ｐ）と結合しているので、サンプリング信号（ＳＡＭ
Ｐ）の下降に伴って（Ａ）及び（Ｂ）が下降する。さら
に（Ｃ）及び（Ｄ）も容量素子（Ｃ1 ）及び（Ｃ2 ）を
介して（Ａ）及び（Ｂ）と結合している為、（Ａ）及び
（Ｃ）の下降に伴って（Ｃ）の電位がＶAIN 以下に、
（Ｄ）の電位がＧＮＤレベル以下に押し下げられるがＮ
1 とＮ2 のゲート〜ソース間に存在する寄生容量
（ＣGS）、容量素子（Ｃ1 ）と（Ｃ2 ）及び抵抗素子
（ＲS1）と（ＲDS1 ）がそれぞれ等しい値になるように
設定しておけば、サンプリング信号（ＳＡＭＰ）の下降
に伴って下降する（Ｃ）及び（Ｄ）の電位変動が等しく
なり従って（Ａ）及び（Ｂ）は常に同電位となる。ここ
でサンプリング信号（ＳＡＭＰ）がハイから（ＶB ＋Ｖ
TN）まで下降する期間Ｎ1 及びＮ2 はオンしているが、
Ｎ1 及びＮ2 におけるドレイン電圧、ゲート電圧及びソ
ース電圧（（Ｂ）及び（Ａ）の電位）が等しい為、Ｎ1
及びＮ2 に流れる電流も等しく従って（Ａ）及び（Ｂ）
に注入される電荷も等しい。そしてサンプリング信号が
ロウとなりＮ1 及びＮ2 がオフして（Ａ）及び（Ｂ）が
フローティング状態となってサンプリングが終了する
が、（Ａ）及び（Ｂ）には等しい電荷が注入されている
ので（Ａ）及び（Ｂ）の電位は等しく従ってオフセット
は生じない。つまり容量素子（Ｃ2 ）の他端をオン状態
にあるスイッチ回路（Ｓ1 ）と等価な抵抗値を有するダ
ミースイッチ回路（ＤＳ１）を介して電源端子がバイア
ス電圧端子か基準電圧端子（＋ＶREF ）若しくは（−Ｖ
REF ）に接続することにより、サンプリング終了時に生
じるオフセットを無くすることができる。
【００１３】図３は本発明による第２の実施例を示す回
路図であり、図１に示した本発明による第１の実施例に
おける差動増幅器（ＣＯＭＰ）の第２の入力（＋）が容
量素子（Ｃ21）及び（Ｃ22）の一端及びゲートにサンプ
リング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）
に接続され、容量素子（Ｃ21）の他端は常時オン状態に
あるダミースイッチ回路（ＤＳ１１）を介して基準電圧
端子（＋ＶREF ）に、容量素子（Ｃ22）の他端は常時オ
ン状態にあるダミースイッチ回路（ＤＳ１２）を介して
基準電圧端子（−ＶREF ）に接続されて構成されてい
る。ここで、Ｎ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量が等しい値になるように設定し、且つＣ21＝
Ｃ22＝１／２Ｃ1 及び（ＤＳ１１の等価抵抗値）＝（Ｄ
Ｓ１２の等価抵抗値）＝２×（Ｓ1 の等価抵抗値）に設
定すれば、差動増幅器（ＣＯＭＰ）の２入力（−）及び
（＋）から見た容量値と抵抗値は等しくなり、本発明に
よる第１の実施例と同様にサンプリング終了時に生じる
オフセットを無くすることができる。又、変換中スイッ
チ回路（Ｓ2 ）を介して次式（１）で与えられるＤ／Ａ
変換器の出力（Ｄ／ＡOUT ）が容量素子（Ｃ1 ）の他端
に印加されている。
路図であり、図１に示した本発明による第１の実施例に
おける差動増幅器（ＣＯＭＰ）の第２の入力（＋）が容
量素子（Ｃ21）及び（Ｃ22）の一端及びゲートにサンプ
リング信号（ＳＡＭＰ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ2 ）を介してバイアス電圧端子（ＶB ）
に接続され、容量素子（Ｃ21）の他端は常時オン状態に
あるダミースイッチ回路（ＤＳ１１）を介して基準電圧
端子（＋ＶREF ）に、容量素子（Ｃ22）の他端は常時オ
ン状態にあるダミースイッチ回路（ＤＳ１２）を介して
基準電圧端子（−ＶREF ）に接続されて構成されてい
る。ここで、Ｎ1 及びＮ2 のゲート〜ソース間に存在す
る寄生容量が等しい値になるように設定し、且つＣ21＝
Ｃ22＝１／２Ｃ1 及び（ＤＳ１１の等価抵抗値）＝（Ｄ
Ｓ１２の等価抵抗値）＝２×（Ｓ1 の等価抵抗値）に設
定すれば、差動増幅器（ＣＯＭＰ）の２入力（−）及び
（＋）から見た容量値と抵抗値は等しくなり、本発明に
よる第１の実施例と同様にサンプリング終了時に生じる
オフセットを無くすることができる。又、変換中スイッ
チ回路（Ｓ2 ）を介して次式（１）で与えられるＤ／Ａ
変換器の出力（Ｄ／ＡOUT ）が容量素子（Ｃ1 ）の他端
に印加されている。
【００１４】
【００１５】例えば基準電圧端子（＋ＶREF ）に４Ｖの
ノイズが乗った場合、Ｄ／Ａ変換器の出力（Ｄ／
ＡOUT ）にはコードに依存して０〜ΔＶのノイズが乗
り、従って容量素子（Ｃ1 ）を介して差動増幅器（ＣＯ
ＭＰ）の第１の入力（−）に０〜ΔＶのノイズが乗る。
一方、ダミースイッチ回路（ＤＳ１１）を介して容量素
子（Ｃ21）の他端にもΔＶのノイズが印加され、差動増
幅器（ＣＯＭＰ）の第２の入力（＋）にはＣ21＝Ｃ22で
あるので、１／２ΔＶのノイズが乗る。つまり、基準電
圧端子（＋ＶREF ）にノイズが乗った場合、差動増幅器
（ＣＯＭＰ）の２入力（−）及び（＋）間に生じる電位
差は０〜１／２｜ΔＶ｜とノイズレベルが１／２に低減
され、耐ノイズ性能が向上するという効果もある。基準
電圧端子（−ＶREF ）にノイズが乗った場合も全く同様
にノイズレベルが１／２に低減され、さらに基準電圧端
子（＋ＶREF ）及び（−ＶREF ）に同相のノイズが乗っ
た場合、差動増幅器（ＣＯＭＰ）の２入力（−）及び
（＋）間に電位差は生じず、ノイズは完全に相殺され、
耐ノイズ性は向上する。
ノイズが乗った場合、Ｄ／Ａ変換器の出力（Ｄ／
ＡOUT ）にはコードに依存して０〜ΔＶのノイズが乗
り、従って容量素子（Ｃ1 ）を介して差動増幅器（ＣＯ
ＭＰ）の第１の入力（−）に０〜ΔＶのノイズが乗る。
一方、ダミースイッチ回路（ＤＳ１１）を介して容量素
子（Ｃ21）の他端にもΔＶのノイズが印加され、差動増
幅器（ＣＯＭＰ）の第２の入力（＋）にはＣ21＝Ｃ22で
あるので、１／２ΔＶのノイズが乗る。つまり、基準電
圧端子（＋ＶREF ）にノイズが乗った場合、差動増幅器
（ＣＯＭＰ）の２入力（−）及び（＋）間に生じる電位
差は０〜１／２｜ΔＶ｜とノイズレベルが１／２に低減
され、耐ノイズ性能が向上するという効果もある。基準
電圧端子（−ＶREF ）にノイズが乗った場合も全く同様
にノイズレベルが１／２に低減され、さらに基準電圧端
子（＋ＶREF ）及び（−ＶREF ）に同相のノイズが乗っ
た場合、差動増幅器（ＣＯＭＰ）の２入力（−）及び
（＋）間に電位差は生じず、ノイズは完全に相殺され、
耐ノイズ性は向上する。
【００１６】図４は本発明による第３の実施例を示す回
路図であり、図１に示した本発明による第１の実施例に
おける容量素子（Ｃ2 ）の他端に常時オフ状態にあるダ
ミースイッチ回路（ＤＳ２）が接続されて構成されてい
る。次に図５も参照しながら動作の説明をする。図５は
図４に示された本発明による第３の実施例のサンプリン
グ時における等価回路図であり、図２（ａ）に示した本
発明による第１の実施例の等価回路図にスイッチ回路
（Ｓ2 ）に付随する寄生容量（ＣS2）及びダミースイッ
チ回路（ＤＳ２）に付随する寄生容量（ＣDS2 ）が容量
素子（Ｃ1 ）の他端（Ｃ）及び容量素子（Ｃ2 ）の他端
Ｄに接続されており、サンプリング終了時、サンプリン
グ信号（ＳＡＭＰ）の下降に伴って、（Ｃ）の電位はＮ
1 のゲート〜ソース間に存在する寄生容量（ＣGS）及び
容量素子（Ｃ1 ）を介して、又（Ｄ）の電位はＮ2 のゲ
ート〜ソース間に存在する寄生容量（ＣGS）及び容量素
子（Ｃ2 ）を介して押し下げられるが、Ｎ1 及びＮ2 の
ゲート〜ソース間に存在する寄生容量（ＣGS）と、容量
素子（Ｃ1 ）及び（Ｃ2 ）と、抵抗素子（ＲS1）及び
（ＲDS1 ）を等しい値に設定し、さらに寄生容量
（ＣS2）及び（ＣDS2 ）を等しい値に設定すれば、
（Ｃ）及び（Ｄ）の電位の下降は全く等しくなり、従っ
て（Ｂ）及び（Ａ）の電位の下降も等しく、電位差は生
じない。
路図であり、図１に示した本発明による第１の実施例に
おける容量素子（Ｃ2 ）の他端に常時オフ状態にあるダ
ミースイッチ回路（ＤＳ２）が接続されて構成されてい
る。次に図５も参照しながら動作の説明をする。図５は
図４に示された本発明による第３の実施例のサンプリン
グ時における等価回路図であり、図２（ａ）に示した本
発明による第１の実施例の等価回路図にスイッチ回路
（Ｓ2 ）に付随する寄生容量（ＣS2）及びダミースイッ
チ回路（ＤＳ２）に付随する寄生容量（ＣDS2 ）が容量
素子（Ｃ1 ）の他端（Ｃ）及び容量素子（Ｃ2 ）の他端
Ｄに接続されており、サンプリング終了時、サンプリン
グ信号（ＳＡＭＰ）の下降に伴って、（Ｃ）の電位はＮ
1 のゲート〜ソース間に存在する寄生容量（ＣGS）及び
容量素子（Ｃ1 ）を介して、又（Ｄ）の電位はＮ2 のゲ
ート〜ソース間に存在する寄生容量（ＣGS）及び容量素
子（Ｃ2 ）を介して押し下げられるが、Ｎ1 及びＮ2 の
ゲート〜ソース間に存在する寄生容量（ＣGS）と、容量
素子（Ｃ1 ）及び（Ｃ2 ）と、抵抗素子（ＲS1）及び
（ＲDS1 ）を等しい値に設定し、さらに寄生容量
（ＣS2）及び（ＣDS2 ）を等しい値に設定すれば、
（Ｃ）及び（Ｄ）の電位の下降は全く等しくなり、従っ
て（Ｂ）及び（Ａ）の電位の下降も等しく、電位差は生
じない。
【００１７】前述したように本実施例によれば、容量素
子（Ｃ1 ）の他端にＣ1 と比較して無視できないスイッ
チ回路（Ｓ2 ）に付随する寄生容量（ＣS2）が付加され
る場合、容量素子（Ｃ2 ）の他端にスイッチ回路
（Ｓ2 ）に付随する寄生容量（ＣS2）と同等の寄生容量
を有する常時オフ状態にあるダミースイッチ回路（ＤＳ
２）を付加すればサンプリング終了時に生じるオフセッ
トを無くすることができるという効果がある。
子（Ｃ1 ）の他端にＣ1 と比較して無視できないスイッ
チ回路（Ｓ2 ）に付随する寄生容量（ＣS2）が付加され
る場合、容量素子（Ｃ2 ）の他端にスイッチ回路
（Ｓ2 ）に付随する寄生容量（ＣS2）と同等の寄生容量
を有する常時オフ状態にあるダミースイッチ回路（ＤＳ
２）を付加すればサンプリング終了時に生じるオフセッ
トを無くすることができるという効果がある。
【００１８】図６は本発明による第４の実施例を示す回
路図であり、図３に示した本発明による第２の実施例に
おける容量素子（Ｃ21）及び（Ｃ22）の他端に常時オフ
状態にあるダミースイッチ回路（ＤＳ２１）及び（ＤＳ
２２）を接続して構成され、ダミースイッチ回路（ＤＳ
２１）及び（ＤＳ２２）はそれぞれスイッチ回路
（Ｓ2 ）に付随する寄生容量の１／２の寄生容量値を有
するように設定されている。本実施例によれば、前述し
たように変換中に基準電圧端子（＋ＶREF ）及び（−Ｖ
REF ）に乗るノイズに対し耐ノイズ性が向上すると共
に、容量素子（Ｃ1 ）の他端にＣ1 と比較して無視でき
ないスイッチ回路（Ｓ2 ）に付随する寄生容量が付加さ
れる場合でもサンプリング終了時に生ずるオフセットを
無くすることができるという効果がある。図７は本発明
による第５の実施例を示す回路図であり、図１に示した
本発明による第１の実施例における容量素子（Ｃ1 ）の
他端にスイッチ回路（Ｓ2 ）を介して第２のアナログ入
力端子（ＡIN2 ）を接続すると共に、容量素子（Ｃ2 ）
の他端にダミースイッチ回路（ＤＳ２）及び（ＤＳ３）
が接続されて構成され、ダミースイッチ回路（ＤＳ２）
及び（ＤＳ３）はそれぞれスイッチ回路（Ｓ2 ）及び
（Ｓ3 ）に付随する寄生容量に等しい容量値を有するよ
うに設定されている。本実施例はスイッチ回路（Ｓ1 ）
と（Ｓ3 ）を切り換えることによりアナログ入力端子
（ＡIN1 ）及び（ＡIN2 ）に印加されたアナログ入力電
圧を任意にサンプリングできるＡ／Ｄ変換器であり、前
述したように容量素子（Ｃ1）の他端にＣ1 と比較して
無視できないスイッチ回路（Ｓ2）及び（Ｓ3 ）に付随
する寄生容量が付加される場合でもサンプリング終了時
に生ずるオフセットを無くすることができるという効果
を有する。
路図であり、図３に示した本発明による第２の実施例に
おける容量素子（Ｃ21）及び（Ｃ22）の他端に常時オフ
状態にあるダミースイッチ回路（ＤＳ２１）及び（ＤＳ
２２）を接続して構成され、ダミースイッチ回路（ＤＳ
２１）及び（ＤＳ２２）はそれぞれスイッチ回路
（Ｓ2 ）に付随する寄生容量の１／２の寄生容量値を有
するように設定されている。本実施例によれば、前述し
たように変換中に基準電圧端子（＋ＶREF ）及び（−Ｖ
REF ）に乗るノイズに対し耐ノイズ性が向上すると共
に、容量素子（Ｃ1 ）の他端にＣ1 と比較して無視でき
ないスイッチ回路（Ｓ2 ）に付随する寄生容量が付加さ
れる場合でもサンプリング終了時に生ずるオフセットを
無くすることができるという効果がある。図７は本発明
による第５の実施例を示す回路図であり、図１に示した
本発明による第１の実施例における容量素子（Ｃ1 ）の
他端にスイッチ回路（Ｓ2 ）を介して第２のアナログ入
力端子（ＡIN2 ）を接続すると共に、容量素子（Ｃ2 ）
の他端にダミースイッチ回路（ＤＳ２）及び（ＤＳ３）
が接続されて構成され、ダミースイッチ回路（ＤＳ２）
及び（ＤＳ３）はそれぞれスイッチ回路（Ｓ2 ）及び
（Ｓ3 ）に付随する寄生容量に等しい容量値を有するよ
うに設定されている。本実施例はスイッチ回路（Ｓ1 ）
と（Ｓ3 ）を切り換えることによりアナログ入力端子
（ＡIN1 ）及び（ＡIN2 ）に印加されたアナログ入力電
圧を任意にサンプリングできるＡ／Ｄ変換器であり、前
述したように容量素子（Ｃ1）の他端にＣ1 と比較して
無視できないスイッチ回路（Ｓ2）及び（Ｓ3 ）に付随
する寄生容量が付加される場合でもサンプリング終了時
に生ずるオフセットを無くすることができるという効果
を有する。
【００１９】図８は本発明による第６の実施例を示す回
路図であり、図３に示した本発明による第２の実施例に
おける容量素子（Ｃ1 ）の他端にスイッチ回路（Ｓ3 ）
を介して第２のアナログ入力端子（ＡIN2 ）を接続する
と共に、容量素子（Ｃ21）の他端には常時オフ状態にあ
るダミースイッチ回路（ＤＳ２１）及び（ＤＳ３１）
が、容量素子（Ｃ22）の他端には常時オフ状態にあるダ
ミースイッチ回路（ＤＳ２２）及び（ＤＳ３２）が接続
されて構成され、ダミースイッチ回路（ＤＳ２１）及び
（ＤＳ２２）はそれぞれスイッチ回路（Ｓ2 ）に付随す
る寄生容量の１／２の寄生容量値を有するように設定さ
れ、ダミースイッチ（ＤＳ３１）及び（ＤＳ３２）はそ
れぞれスイッチ回路（Ｓ3 ）に付随する寄生容量の１／
２の寄生容量値を有するように設定されている。本実施
例はスイッチ回路（Ｓ1 ）と（Ｓ3 ）を切り換えること
によりアナログ入力端子（ＡIN1 ）及び（ＡIN2 ）に印
加されたアナログ入力電圧を任意にサンプリングできる
Ａ／Ｄ変換器であり、前述したように、変換中に基準電
圧端子（＋ＶREF ）及び（−ＶREF ）に乗るノイズに対
し耐ノイズ性が向上すると共に、容量素子（Ｃ1 ）の他
端にＣ1 と比較して無視できないスイッチ回路（Ｓ2 ）
及び（Ｓ3 ）に付随する寄生容量が付加される場合でも
サンプリング終了時に生ずるオフセットを無くすること
ができるという効果がある。
路図であり、図３に示した本発明による第２の実施例に
おける容量素子（Ｃ1 ）の他端にスイッチ回路（Ｓ3 ）
を介して第２のアナログ入力端子（ＡIN2 ）を接続する
と共に、容量素子（Ｃ21）の他端には常時オフ状態にあ
るダミースイッチ回路（ＤＳ２１）及び（ＤＳ３１）
が、容量素子（Ｃ22）の他端には常時オフ状態にあるダ
ミースイッチ回路（ＤＳ２２）及び（ＤＳ３２）が接続
されて構成され、ダミースイッチ回路（ＤＳ２１）及び
（ＤＳ２２）はそれぞれスイッチ回路（Ｓ2 ）に付随す
る寄生容量の１／２の寄生容量値を有するように設定さ
れ、ダミースイッチ（ＤＳ３１）及び（ＤＳ３２）はそ
れぞれスイッチ回路（Ｓ3 ）に付随する寄生容量の１／
２の寄生容量値を有するように設定されている。本実施
例はスイッチ回路（Ｓ1 ）と（Ｓ3 ）を切り換えること
によりアナログ入力端子（ＡIN1 ）及び（ＡIN2 ）に印
加されたアナログ入力電圧を任意にサンプリングできる
Ａ／Ｄ変換器であり、前述したように、変換中に基準電
圧端子（＋ＶREF ）及び（−ＶREF ）に乗るノイズに対
し耐ノイズ性が向上すると共に、容量素子（Ｃ1 ）の他
端にＣ1 と比較して無視できないスイッチ回路（Ｓ2 ）
及び（Ｓ3 ）に付随する寄生容量が付加される場合でも
サンプリング終了時に生ずるオフセットを無くすること
ができるという効果がある。
【００２０】
【発明の効果】以上説明したように本発明は、サンプリ
ング終了時に生ずるオフセットを無くし、さらに耐ノイ
ズ性も向上するので変換誤差が生じなくなり高精度のＡ
／Ｄ変換器が構成できるという効果を有する。
ング終了時に生ずるオフセットを無くし、さらに耐ノイ
ズ性も向上するので変換誤差が生じなくなり高精度のＡ
／Ｄ変換器が構成できるという効果を有する。
【図面の簡単な説明】
【図１】本発明による第１の実施例の回路図である。
【図２】図１の等価回路図及びタイミングチャートであ
る。
る。
【図３】本発明による第２の実施例の回路図である
【図４】本発明による第３の実施例の回路図である。
【図５】図４の等価回路図である。
【図６】第４の実施例図である。
【図７】第５の実施例図である。
【図８】第６の実施例図である。
【図９】従来のＡ／Ｄ変換器の回路図及びタイミングチ
ャートである。
ャートである。
【図１０】図９の等価回路図及びタイミングチャートで
ある。
ある。
Claims (4)
- 【請求項１】 アナログ入力端子，ディジタル出力端
子，差動増幅器，レジスタと第１及び第２の基準電圧端
子を有するＤ／Ａ変換器を備え、前記差動増幅器の第１
の入力は第１の容量素子の一端及びゲートにサンプリン
グ信号が印加された第１のＭＯＳ−ＦＥＴを介してバイ
アス電圧端子に接続され、前記差動増幅器の第２の入力
は第２の容量素子の一端及びゲートに前記サプリング信
号が印加された第２のＭＯＳ−ＦＥＴを介して前記バイ
アス電圧端子に接続され、前記第１の容量素子の他端は
第１のスイッチ回路を介して前記アナログ入力端子及び
第２のスイッチ回路を介して前記Ｄ／Ａ変換器の出力に
接続され、前記差動増幅器の出力が前記レジスタの入力
に、前記レジスタの出力が前記Ｄ／Ａ変換器の入力に接
続されて構成され、前記レジスタの内容が前記ディジタ
ル出力端子に出力されるＡ／Ｄ変換器において、前記第
２の容量素子の他端は常時オン状態にある第１のダミー
スイッチ回路を介して電源端子か前記バイアス電圧端子
か前記第１若しくは第２の基準電圧端子に接続すること
を特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記第２の容量素子の他端に常時オフ状
態にある第２のダミースイッチ回路を接続することを特
徴とする請求項１に記載のＡ／Ｄ変換器。 - 【請求項３】 アナログ入力端子，ディジタル出力端
子，差動増幅器，レジスタを第１及び第２の基準電圧端
子を有するＤ／Ａ変換器を備え、前記差動増幅器の第１
の入力は第１の容量素子の一端及びゲートにサンプリン
グ信号が印加された第１のＭＯＳ−ＦＥＴを介してバイ
アス電圧端子に接続され、前記第１の容量素子の他端は
第１のスイッチ回路を介して前記アナログ入力端子及び
第２のスイッチ回路を介して前記Ｄ／Ａ変換器の出力に
接続され、前記差動増幅器の出力が前記レジスタの入力
に、前記レジスタの出力が前記Ｄ／Ａ変換器の入力に接
続されて構成され、前記レジスタの内容が前記ディジタ
ル出力端子に出力されるＡ／Ｄ変換器において、前記差
動増幅器の第２の入力は第２及び第３の容量素子の一端
及びゲートに前記サンプリング信号が印加された第２の
ＭＯＳ−ＦＥＴを介して前記バイアス電圧端子に接続さ
れ、前記第２の容量素子の他端は常時オン状態にある第
１のダミースイッチ回路を介して前記第１の基準電圧端
子に、前記第３の容量素子の他端は常時オン状態にある
第２のダミースイッチ回路を介して前記第２の基準電圧
端子に接続することを特徴とするＡ／Ｄ変換器。 - 【請求項４】 前記第２の容量素子の他端に常時オフ状
態である第３のダミースイッチ回路を接続すると共に前
記第３の容量素子の他端に常時オフ状態である第４のダ
ミースイッチ回路を接続することを特徴とする請求項３
に記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424691A JP2674368B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424691A JP2674368B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529935A true JPH0529935A (ja) | 1993-02-05 |
| JP2674368B2 JP2674368B2 (ja) | 1997-11-12 |
Family
ID=16149947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18424691A Expired - Fee Related JP2674368B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674368B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466204B2 (en) | 2004-06-11 | 2008-12-16 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| US7859342B2 (en) | 2005-10-25 | 2010-12-28 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| JP2014011768A (ja) * | 2012-07-03 | 2014-01-20 | Renesas Electronics Corp | Ａ／ｄ変換器、半導体装置 |
-
1991
- 1991-07-24 JP JP18424691A patent/JP2674368B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466204B2 (en) | 2004-06-11 | 2008-12-16 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| US7859342B2 (en) | 2005-10-25 | 2010-12-28 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
| JP2014011768A (ja) * | 2012-07-03 | 2014-01-20 | Renesas Electronics Corp | Ａ／ｄ変換器、半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674368B2 (ja) | 1997-11-12 |
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