JP2897795B2 - サンプルホールド型位相比較回路 - Google Patents
サンプルホールド型位相比較回路Info
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- JP2897795B2 JP2897795B2 JP3313437A JP31343791A JP2897795B2 JP 2897795 B2 JP2897795 B2 JP 2897795B2 JP 3313437 A JP3313437 A JP 3313437A JP 31343791 A JP31343791 A JP 31343791A JP 2897795 B2 JP2897795 B2 JP 2897795B2
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- Japan
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- sample
- capacitor
- signal
- hold
- charging
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/005—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which one of the oscillations is, or is converted into, a signal having a special waveform, e.g. triangular
- H03D13/006—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which one of the oscillations is, or is converted into, a signal having a special waveform, e.g. triangular and by sampling this signal by narrow pulses obtained from the second oscillation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
【0001】
【技術分野】本発明はサンプルホールド型位相比較回路
に関し、特に通信装置等に使用されるPLL(フェイズ
ロックドループ)回路内の位相比較器として広く採用さ
れているサンプルホールド型位相比較回路に関するもの
である。
に関し、特に通信装置等に使用されるPLL(フェイズ
ロックドループ)回路内の位相比較器として広く採用さ
れているサンプルホールド型位相比較回路に関するもの
である。
【0002】
【従来技術】従来のこの種のサンプルホールド型位相比
較回路の例を図5に示す。PチャンネルMOSトランジ
スタ17と抵抗18とにより電流設定回路が構成されて
いる。 抵抗18には、電源電圧VDDからトランジスタ
17のゲートソース間電圧VGSを差引いた電圧が印加さ
れているので、この抵抗18(RB )に流れる電流IB
は、 IB =VDD−VGS/RB ……(1) となる。
較回路の例を図5に示す。PチャンネルMOSトランジ
スタ17と抵抗18とにより電流設定回路が構成されて
いる。 抵抗18には、電源電圧VDDからトランジスタ
17のゲートソース間電圧VGSを差引いた電圧が印加さ
れているので、この抵抗18(RB )に流れる電流IB
は、 IB =VDD−VGS/RB ……(1) となる。
【0003】Pチャンネルトランジスタ16はトランジ
スタ17と共にカレントミラーを構成しており、よって
そのドレイン電流ID は、 ID =IB ・N ……(2) となる。但し、 N=(W16/L16)・(L17/W17) W16,W17:各トランジスタ16,17のチャンネル幅 L16,L17:各トランジスタ16,17のチャンネル長 である。
スタ17と共にカレントミラーを構成しており、よって
そのドレイン電流ID は、 ID =IB ・N ……(2) となる。但し、 N=(W16/L16)・(L17/W17) W16,W17:各トランジスタ16,17のチャンネル幅 L16,L17:各トランジスタ16,17のチャンネル長 である。
【0004】VDDは一定であり、VGSもトランジスタG
m 、スレッショルド電圧、ドレイン電流等でほぼ決まる
値であり、結局IB とID はRB によってきまる。この
電流は、アナログスイッチ12で断続され、コンデンサ
8に供給される。
m 、スレッショルド電圧、ドレイン電流等でほぼ決まる
値であり、結局IB とID はRB によってきまる。この
電流は、アナログスイッチ12で断続され、コンデンサ
8に供給される。
【0005】すなわち、コンデンサ8には、アナログス
イッチ12がオンの時一定の電流が流れ、充電電圧は直
線的に増大する。充電された電圧はアナログスイッチ1
2がオフの間にアナログスイッチ10とコンデンサ6、
バッファアンプ4で構成されるサンプルホールド回路で
サンプル及びホールドされ、その出力電圧V0 が位相比
較結果として出力される。
イッチ12がオンの時一定の電流が流れ、充電電圧は直
線的に増大する。充電された電圧はアナログスイッチ1
2がオフの間にアナログスイッチ10とコンデンサ6、
バッファアンプ4で構成されるサンプルホールド回路で
サンプル及びホールドされ、その出力電圧V0 が位相比
較結果として出力される。
【0006】図6は図5におけるスイッチ10,12,
14の各制御信号SC,SA,SBを生成するためのス
イッチドライバを示しており、クロック信号CLK 及び基
準信号REF 、更には被位相比較信号SIG を入力として、
図8に示す如き各制御信号SA,SB,SCを夫々生成
するものである。
14の各制御信号SC,SA,SBを生成するためのス
イッチドライバを示しており、クロック信号CLK 及び基
準信号REF 、更には被位相比較信号SIG を入力として、
図8に示す如き各制御信号SA,SB,SCを夫々生成
するものである。
【0007】次に図8のタイミングチャートを用いて、
出力端子1の出力V0 が基準信号REF と被位相比較信号
SIG との位相差に直線的に対応する値になることを説明
する。図8に示す様に、信号SIG と信号REF の位相差θ
ラジアンとする。信号SAは信号REF の立上りから信号
SIG の立上りにいたるθラジアンに相当する期間“1”
になり、その他は“0”である。
出力端子1の出力V0 が基準信号REF と被位相比較信号
SIG との位相差に直線的に対応する値になることを説明
する。図8に示す様に、信号SIG と信号REF の位相差θ
ラジアンとする。信号SAは信号REF の立上りから信号
SIG の立上りにいたるθラジアンに相当する期間“1”
になり、その他は“0”である。
【0008】信号SAが“1”の時、スイッチ12がオ
ンし、コンデンサ8が充電される。このときのコンデン
サ4の最終的な充電電圧V1 は、 V1 =ID ・θ・T/(2π・C8 ) となる。尚、C8 はコンデンサ8の容量、Tは信号REF
の周期を示す。
ンし、コンデンサ8が充電される。このときのコンデン
サ4の最終的な充電電圧V1 は、 V1 =ID ・θ・T/(2π・C8 ) となる。尚、C8 はコンデンサ8の容量、Tは信号REF
の周期を示す。
【0009】上式に(1)式、(2)式を代入すると、 V1 =θ・T・N・(VDD−VGS)/(2π・C8 ・RB ) =K・θ/(RB ・C8 ) ……(3) K=T・N・(VDD−VGS)/2π ……(4) となる。
【0010】すなわち、充電終了直後の電圧V1 は位相
差θに比例し、コンデンサ8の容量値と抵抗RB に逆比
例することがわかる。スイッチ10は、スイッチ12が
オフになった直後に、信号SCによってオンする。これ
によって、ホールドコンデンサ6にコンデンサ8に充電
されていた電荷が供給され、電圧V1 がサンプリングさ
れる。コンデンサ6の容量値C6 がC8 にくらべて充分
小さければサンプリング後の電圧V1 ′はV1 にほぼ等
しい。
差θに比例し、コンデンサ8の容量値と抵抗RB に逆比
例することがわかる。スイッチ10は、スイッチ12が
オフになった直後に、信号SCによってオンする。これ
によって、ホールドコンデンサ6にコンデンサ8に充電
されていた電荷が供給され、電圧V1 がサンプリングさ
れる。コンデンサ6の容量値C6 がC8 にくらべて充分
小さければサンプリング後の電圧V1 ′はV1 にほぼ等
しい。
【0011】一定時間後に信号SCが“0”になり、ア
ナログスイッチ10がオフになると、電圧V1 ′はコン
デンサ6にホールドされ、バッアァアンプ4を介して位
相比較結果として出力される。その後信号SBによりス
イッチ14が一定期間オンし、コンデンサ8に充電され
た電荷を放電する。
ナログスイッチ10がオフになると、電圧V1 ′はコン
デンサ6にホールドされ、バッアァアンプ4を介して位
相比較結果として出力される。その後信号SBによりス
イッチ14が一定期間オンし、コンデンサ8に充電され
た電荷を放電する。
【0012】以下、上記の動作が繰返され、結果的に、
信号SIG と信号REF との位相差に直線的に対応する直流
電圧出力V0 が得られる。以上がサンプルホールド型位
相比較器の原理である。
信号SIG と信号REF との位相差に直線的に対応する直流
電圧出力V0 が得られる。以上がサンプルホールド型位
相比較器の原理である。
【0013】このタイプのサンプルホールド型位相比較
器では、電圧位相変換係数Kは、(3)式から、 K=V1 /θ=K・/(C8 ・RB ) ……(5) となる。
器では、電圧位相変換係数Kは、(3)式から、 K=V1 /θ=K・/(C8 ・RB ) ……(5) となる。
【0014】従来のサンプルホールド型位相比較器で
は、定電流充電用のランプコンデンサ8及びホールドコ
ンデンサ6の容量値を充分大きな値にすることによっ
て、アナログスイッチ10によるフィードスルー(以下
に詳述する)を小さくできリファレンスリークを小さく
抑えることができる。
は、定電流充電用のランプコンデンサ8及びホールドコ
ンデンサ6の容量値を充分大きな値にすることによっ
て、アナログスイッチ10によるフィードスルー(以下
に詳述する)を小さくできリファレンスリークを小さく
抑えることができる。
【0015】ところが、近年、小型低消費電力化の観点
から、ランプコンデンサ8やホールドコンデンサ6を小
さくし、LSIに内蔵する必要性が増大している。この
場合は、大きな容量値を得ることが難しくなり、アナロ
グスイッチ10によるフィードスルーが無視できなくな
る。
から、ランプコンデンサ8やホールドコンデンサ6を小
さくし、LSIに内蔵する必要性が増大している。この
場合は、大きな容量値を得ることが難しくなり、アナロ
グスイッチ10によるフィードスルーが無視できなくな
る。
【0016】アナログスイッチは、図7に示すようにこ
れを構成するCMOSトランジスタ37,38による寄生容
量40〜43を駆動端子と信号経路との間に有してい
る。巨大な論理振幅を有する駆動信号Sが入力される
と、これらの寄生容量を介して信号端子IN、OUT に漏
込み雑音となる。特にアナログスイッチ10による駆動
信号の漏込みは、図8の拡大図に示す様に、出力電圧V
0 のリップルとなって現れる。このリップルは丁度、信
号REF と同じ周波数であるから、リファレンスリークに
相当するのである。
れを構成するCMOSトランジスタ37,38による寄生容
量40〜43を駆動端子と信号経路との間に有してい
る。巨大な論理振幅を有する駆動信号Sが入力される
と、これらの寄生容量を介して信号端子IN、OUT に漏
込み雑音となる。特にアナログスイッチ10による駆動
信号の漏込みは、図8の拡大図に示す様に、出力電圧V
0 のリップルとなって現れる。このリップルは丁度、信
号REF と同じ周波数であるから、リファレンスリークに
相当するのである。
【0017】以上の如く従来回路では、LSIにコンデ
ンサ等を内蔵し小型低消費電力化する場合にはリファレ
ンスリークの増大が避けられず、本来のサンプルホール
ド型位相比較器の利点が発揮できない恐れがある。
ンサ等を内蔵し小型低消費電力化する場合にはリファレ
ンスリークの増大が避けられず、本来のサンプルホール
ド型位相比較器の利点が発揮できない恐れがある。
【0018】
【発明の目的】本発明の目的は、サンプルホールド用の
アナログスイッチをオンオフ制御する制御信号に起因す
るノイズであるいわゆるリファレンスリークが出力に重
畳されることがないようにしたサンプルホールド型位相
比較回路を提供することである。
アナログスイッチをオンオフ制御する制御信号に起因す
るノイズであるいわゆるリファレンスリークが出力に重
畳されることがないようにしたサンプルホールド型位相
比較回路を提供することである。
【0019】
【発明の構成】本発明によるサンプルホールド型位相比
較回路は、基準信号と被位相比較信号との位相差に対応
した期間定電流で第1のコンデンサを充電する第1の充
電手段と、このコンデンサの充電電圧をサンプルホール
ドする第1のサンプルホールド手段と、前記基準信号を
一定時間遅延する遅延手段と、この遅延出力と前記基準
信号との位相差に対応した期間前記定電流で第2のコン
デンサを充電する第2の充電手段と、この第2のコンデ
ンサの充電電圧をサンプルホールドする第2のサンプル
ホールド手段と、前記第1及び第2のサンプルホールド
手段の差電圧を出力する減算手段とを含み、前記第1及
び第2のサンプルホールド手段のスイッチ素子のオンオ
フによるノイズを除去するようにしたことを特徴とす
る。
較回路は、基準信号と被位相比較信号との位相差に対応
した期間定電流で第1のコンデンサを充電する第1の充
電手段と、このコンデンサの充電電圧をサンプルホール
ドする第1のサンプルホールド手段と、前記基準信号を
一定時間遅延する遅延手段と、この遅延出力と前記基準
信号との位相差に対応した期間前記定電流で第2のコン
デンサを充電する第2の充電手段と、この第2のコンデ
ンサの充電電圧をサンプルホールドする第2のサンプル
ホールド手段と、前記第1及び第2のサンプルホールド
手段の差電圧を出力する減算手段とを含み、前記第1及
び第2のサンプルホールド手段のスイッチ素子のオンオ
フによるノイズを除去するようにしたことを特徴とす
る。
【0020】
【実施例】次に、本発明の実施例を図面を用いて説明す
る。
る。
【0021】図1は本発明の実施例の回路図であり、図
5と同等部分は同一符号により示している。図5の従来
例と異なるのは、基準信号REF と被位相比較信号SIG と
の位相差に応じた出力電圧VA を出力する第1のサンプ
ルホールド型位相比較器(図5の回路と同一であり、ト
ランジスタ16,アナログスイッチ10,12,14、
コンデンサ8,6、バッファアンプ4で構成される)の
他に、第2のサンプルホールド型位相比較器(トランジ
スタ15、アナログスイッチ9,11,13、コンデン
サ7,5、バッファアンプ3で構成される)を有してい
る点である。
5と同等部分は同一符号により示している。図5の従来
例と異なるのは、基準信号REF と被位相比較信号SIG と
の位相差に応じた出力電圧VA を出力する第1のサンプ
ルホールド型位相比較器(図5の回路と同一であり、ト
ランジスタ16,アナログスイッチ10,12,14、
コンデンサ8,6、バッファアンプ4で構成される)の
他に、第2のサンプルホールド型位相比較器(トランジ
スタ15、アナログスイッチ9,11,13、コンデン
サ7,5、バッファアンプ3で構成される)を有してい
る点である。
【0022】トランジスタ15はトランジスタ16と全
く同じサイズとするので、コンデンサ7に充電される定
電流ID2は、ID に等しい。また、コンデンサ7とコン
デンサ8、コンデンサ5とコンデンサ6も等しく、スイ
ッチ13とスイッチ9の動作タイミングをスイッチ14
及びスイッチ10と一致させると、第2のサンプルホー
ルド型位相比較器の電圧位相変換係数は、第1のサンプ
ルホールド位相比較器のそれと等しくKとなる。
く同じサイズとするので、コンデンサ7に充電される定
電流ID2は、ID に等しい。また、コンデンサ7とコン
デンサ8、コンデンサ5とコンデンサ6も等しく、スイ
ッチ13とスイッチ9の動作タイミングをスイッチ14
及びスイッチ10と一致させると、第2のサンプルホー
ルド型位相比較器の電圧位相変換係数は、第1のサンプ
ルホールド位相比較器のそれと等しくKとなる。
【0023】第2のサンプルホールド型位相比較器は、
図3のタイムチャートに示す様に、信号REF とこれを既
知の一定規格遅延回路22(図2参照)で遅延させた信
号REF ′との間の固定位相差φに応じた電圧VB を出力
する。従って、 VB =K・φ ……(6) となる。
図3のタイムチャートに示す様に、信号REF とこれを既
知の一定規格遅延回路22(図2参照)で遅延させた信
号REF ′との間の固定位相差φに応じた電圧VB を出力
する。従って、 VB =K・φ ……(6) となる。
【0024】一方、第1のサンプルホールド型位相比較
器は、従来例と全く同じで、信号REF と信号SIG との位
相差をθとすると、出力電圧VA は、 VA =K・θ ……(7) である。但しKは、(5)式で与えられる。
器は、従来例と全く同じで、信号REF と信号SIG との位
相差をθとすると、出力電圧VA は、 VA =K・θ ……(7) である。但しKは、(5)式で与えられる。
【0025】この2つの位相比較結果の差電圧V0 を減
算器2で生成すると、 V0 =VA −VB =K・(θ−φ) ……(8) となる。θ−φは丁度信号SIG と信号REF ′の位相差に
等しく、従って出力電圧V0 はこの位相差に比例した値
になる。以上が本発明の動作原理である。
算器2で生成すると、 V0 =VA −VB =K・(θ−φ) ……(8) となる。θ−φは丁度信号SIG と信号REF ′の位相差に
等しく、従って出力電圧V0 はこの位相差に比例した値
になる。以上が本発明の動作原理である。
【0026】ところで、アナログスイッチ9と10で発
生するフィードスルーは、2つのサンプルホールド型位
相比較器が同一の構成であり、スイッチの動作タイミン
グも等しいので、殆ど同じ波形になる。故に、減算器2
での減算過程で丁度キャンセルされてしまい、出力には
現れることがない。これによって、リファレンスリーク
を極めて小さくできる。
生するフィードスルーは、2つのサンプルホールド型位
相比較器が同一の構成であり、スイッチの動作タイミン
グも等しいので、殆ど同じ波形になる。故に、減算器2
での減算過程で丁度キャンセルされてしまい、出力には
現れることがない。これによって、リファレンスリーク
を極めて小さくできる。
【0027】減算器は具体的には、図4に示す様に演算
増幅器と4個の等しい抵抗器3を用いて容易に構成でき
る。
増幅器と4個の等しい抵抗器3を用いて容易に構成でき
る。
【0028】
【発明の効果】以上から明らかなように、本発明によれ
ば、サンプルホールド型位相比較器においてアナログス
イッチのフィードスルーにより生ずるリファレンスリー
クを略除去することができるので、ランプコンデンサや
ホールドコンデンサを小さくすることが可能となり、L
SI化が実現できる。また、コンデンサの容量が小とな
ったぶん充電電流を小とできるので、低消費電力化とな
るという効果もある。
ば、サンプルホールド型位相比較器においてアナログス
イッチのフィードスルーにより生ずるリファレンスリー
クを略除去することができるので、ランプコンデンサや
ホールドコンデンサを小さくすることが可能となり、L
SI化が実現できる。また、コンデンサの容量が小とな
ったぶん充電電流を小とできるので、低消費電力化とな
るという効果もある。
【図1】本発明の実施例の回路図である。
【図2】図1の回路の各カナログスイッチをオンオフす
る制御信号を発生するためのスイッチドライバの例を示
す図である。
る制御信号を発生するためのスイッチドライバの例を示
す図である。
【図3】図1の回路の動作を示す各部信号波形図であ
る。
る。
【図4】減算器2の回路例図である。
【図5】従来のサンプルホールド型位相比較器の回路図
である。
である。
【図6】図5の回路の各アナログスイッチをオンオフす
る制御信号を発生するためのスイッチドライバの例を示
す図である。
る制御信号を発生するためのスイッチドライバの例を示
す図である。
【図7】アナログスイッチの等価回路及びその具体例を
示す図である。
示す図である。
【図8】図5の回路の動作を示す各部信号波形図であ
る。
る。
【符号の説明】 2 減算器 5〜8 コンデンサ 9〜13 スイッチ 15〜17 トランジスタ 20,21 スイッチドライバ 20 遅延回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03D 13/00 H03L 1/00 - 7/14
Claims (1)
- 【請求項1】 基準信号と被位相比較信号との位相差に
対応した期間定電流で第1のコンデンサを充電する第1
の充電手段と、このコンデンサの充電電圧をサンプルホ
ールドする第1のサンプルホールド手段と、前記基準信
号を一定時間遅延する遅延手段と、この遅延出力と前記
基準信号との位相差に対応した期間前記定電流で第2の
コンデンサを充電する第2の充電手段と、この第2のコ
ンデンサの充電電圧をサンプルホールドする第2のサン
プルホールド手段と、前記第1及び第2のサンプルホー
ルド手段の差電圧を出力する減算手段とを含み、これ等
サンプルホールド用のスイッチ素子のオンオフによるノ
イズを除去するようにしたことを特徴とするサンプルホ
ールド型位相比較回路。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3313437A JP2897795B2 (ja) | 1991-10-31 | 1991-10-31 | サンプルホールド型位相比較回路 |
US07/968,575 US5410195A (en) | 1991-10-31 | 1992-10-29 | Ripple-free phase detector using two sample-and-hold circuits |
CA002081863A CA2081863C (en) | 1991-10-31 | 1992-10-30 | Ripple-free phase detector using two sample-and-hold circuits |
TW081108661A TW259904B (ja) | 1991-10-31 | 1992-10-30 | |
KR1019920020326A KR960012801B1 (ko) | 1991-10-31 | 1992-10-31 | 2개의 샘플 홀드 회로를 사용한 리플 제거 위상 검출기 |
SG1996003775A SG52382A1 (en) | 1991-10-31 | 1992-11-02 | Ripple-free phase detector using two sample-and- hold circuits |
EP92118718A EP0540052B1 (en) | 1991-10-31 | 1992-11-02 | Ripple-free phase detector using two sample-and-hold circuits |
AU27482/92A AU656630B2 (en) | 1991-10-31 | 1992-11-02 | Ripple-free phase detector using two sample-and-hold circuits |
ES92118718T ES2118777T3 (es) | 1991-10-31 | 1992-11-02 | Detector de fase sin ondulacion que emplea dos circuitos de muestreo y retencion. |
DE69226417T DE69226417T2 (de) | 1991-10-31 | 1992-11-02 | Brummspannungsfreier Phasendetektor unter Verwendung von zwei Abtast-Halteschaltungen |
HK98109055A HK1008374A1 (en) | 1991-10-31 | 1998-07-10 | Ripple-free phase detector using two sample-and-hold circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3313437A JP2897795B2 (ja) | 1991-10-31 | 1991-10-31 | サンプルホールド型位相比較回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05175737A JPH05175737A (ja) | 1993-07-13 |
JP2897795B2 true JP2897795B2 (ja) | 1999-05-31 |
Family
ID=18041289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3313437A Expired - Fee Related JP2897795B2 (ja) | 1991-10-31 | 1991-10-31 | サンプルホールド型位相比較回路 |
Country Status (11)
Country | Link |
---|---|
US (1) | US5410195A (ja) |
EP (1) | EP0540052B1 (ja) |
JP (1) | JP2897795B2 (ja) |
KR (1) | KR960012801B1 (ja) |
AU (1) | AU656630B2 (ja) |
CA (1) | CA2081863C (ja) |
DE (1) | DE69226417T2 (ja) |
ES (1) | ES2118777T3 (ja) |
HK (1) | HK1008374A1 (ja) |
SG (1) | SG52382A1 (ja) |
TW (1) | TW259904B (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0185756B1 (ko) * | 1994-02-02 | 1999-05-15 | 정호선 | 비선형 회로와 이를 이용한 혼돈 신경망 |
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