JP5169008B2

JP5169008B2 - 電圧制御発振器を内蔵したＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路の位相差検出回路

Info

Publication number: JP5169008B2
Application number: JP2007120007A
Authority: JP
Inventors: 正前多
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-04-27
Filing date: 2007-04-27
Publication date: 2013-03-27
Anticipated expiration: 2027-04-27
Also published as: JP2008278247A

Description

本発明は、電圧制御発振器を内蔵したＰＬＬ回路の位相差検出回路に関し、特に位相差を検出し、デジタル信号に変換する位相比較器に関する。

ＩＥＥＥ８０２．１１ａ／ｇのＷＬＡＮなどの高速無線通信方式は、限られた周波数帯域内で、効率的に大容量の信号伝送を行うために、１６ＱＡＭ、６４ＱＡＭなどの高度変調を導入している。これら無線用のチップでは、信号処理に大きな消費電力を必要としているために、比較的低速なＩＥＥＥ８０２．１１ｂを除き、携帯電話などの端末への内蔵がすすんでいない。近年、このような信号処理を低消費電力で行うことを目的として、微細ＣＭＯＳデバイスのベースバンドへの適用が進められており、それに伴いベースバンドの電源電圧は低くなっている。今後は、低コスト化のために、デジタル部とＲＦ部を一体化した、いわゆるシステムオンチップ（ＳｏＣ）化が加速される傾向にある。この場合、微細デバイスでＲＦ部も作る必要があるために、ＲＦ回路も低電圧動作が必要になってくる。

しかしながら、従来のアナログ方式をベースとしたＲＦ回路では、微細化による素子特性変動を考えると、これ以上の低電圧化は困難である。低電圧化により、大きな影響を受けるＲＦブロックの一つにＰＬＬがある。

図１０は、従来のアナログ方式のＰＬＬの例である。当該ＰＬＬは、周波数位相比較器１と、チャージポンプ２と、ループフィルタ３と、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）４と、を備えている。

この回路の動作を以下に詳細に述べる。

周波数位相比較器１は、基準信号ＦＲＥＦとＶＣＯ４の分周信号ＣＫＶを比較した結果に基づいて、出力信号Ｓ１、Ｓ２を発生する。信号Ｓ１は基準信号ＦＲＥＦのＣＫＶ信号に対する位相の進み量を示す信号であり、信号Ｓ２はＣＫＶ信号の基準信号ＦＲＥＦに対する位相の進み量を示す信号である。これらの信号Ｓ１、Ｓ２はチャージポンプ２に入力される。このチャージポンプ２の出力信号Ｓ３は、ループフィルタ３に入力してそこで高周波成分が除去された後、ＶＣＯ４の制御電圧Ｓ４として入力する。

このＰＬＬ回路では、信号ＦＲＥＦとＣＫＶ信号の周波数と位相が一致するように動作したときロックして、電圧制御発振器ＶＣＯ４から得られる周波数（ｆＶＣＯ）が基準信号ＦＲＥＦの分周数倍となる。

ＶＣＯの周波数は、例えばインダクタと、ＭＯＳバラクタ容量の共振周波数を利用するタイプの場合、ＭＯＳバラクタの制御電圧を変化させることで行うが、制御直流電位の変化に対する、周波数の変化量である変調感度を大きくすると、電源雑音や誘導雑音の影響によりＶＣＯの周波数が変動するという問題がある。

これを解決するために、変調感度を低く設定しつつ、複数の共振回路を切り替える方式なども提案されている。一方で、容量の制御範囲は、バラクタの線形領域に限られるために、電源電圧が低下すると、結果的にＶＣＯの変調感度を大きくせざるを得ず、チップの外部及び内部の雑音などにより局部発振器の周波数が変動する問題があった。

この問題を回避する一手段として、デジタル的にＶＣＯを制御する回路が特許文献１、及び非特許文献２に開示されている。

この例では、ＶＣＯのバラクタの制御は、直流電位を印加させるのではなく、時間的にオン・オフを繰り返し、その時間比率を変化させることで行う方式である。時間比率は、一定の周期で行わせると、大きなスプリアスが発生するので、上述した特許文献１、及び非特許文献２では、シグマデルタ（ΣΔ変調）変調器を用いることで信号をランダム化している。

このＰＬＬがどのようにＶＣＯの周波数を検出し、制御しているかについて、図１１を用いて説明する。ＶＣＯ出力の位相は、ＶＣＯ出力を識別したＣＫＶ信号１１４の立ち上がりエッジのクロック遷移の数を累積することによって得ている。基準信号ＦＲＥＦ１１０の位相は、当該出力をＣＫＶ信号でリタイミングしたＣＫＲ信号１１２を用いて、ＶＣＯ信号と同期させた信号の立ち上がりごとに、カウンタ１０２で目標の逓倍数１１６を累積することによって得ている。位相誤差信号は、このＣＫＶ信号に同期した基準信号のエッジごとに累積した数値から、ＶＣＯ出力の位相に相当するＣＫＶ信号のエッジの累積数値を単純に算術減算することによって得られる。この位相誤差信号は、ＰＬＬループ内の所定の利得を乗算して、デジタル制御ＶＣＯへの同調用入力としている。

上述したＣＫＶ信号の立ち上がりエッジごとの遷移数の累積による位相検出方法では、ＶＣＯの発振周期以下の分解能は実現できないので、この例では、微小位相誤差検出回路２０１を導入している。

微小位相誤差検出回路では、図１２および図１３に示すとおり、ＣＫＶ信号の検出された「１」から「０」への遷移の位置は、ＦＲＥＦ１１０のサンプリングするエッジとＶＣＯの識別されたクロックＣＫＶ１１４の立ち上がりエッジ３０２の量子化された遅れ時間ΔＴｒを、回路の時間分解能Δｔｒｅｓの倍数で示し、検出された「０」から「１」への遷移の位置は、ＦＲＥＦ１１０のサンプリングするエッジとＶＣＯクロックＣＫＶ１１４の立ち下がりエッジ４００の量子化された遅れ時間ΔＴｒで示している。

ＶＣＯ周期以下の位相誤差を検出するための微小位相誤差検出回路の例を図１４に示す。

この回路は、複数のインバータによる遅延要素５０２とラッチ／レジスタ５０４から構成されている。ＶＣＯから生成されたクロックＣＫＶ１１４は、各々インバータで遅延され、各々基準信号ＦＲＥＦの立ち上がりエッジでラッチ／レジスタにラッチされる。インバータアレイの遅れの総計がＣＫＶ１１４のクロック周期を十分カバーする限り、位相誤差をインバータの遅延時間の分解能Δｔｒｅｓまでは検出することが可能である。

図１５は、図１４に示す回路の動作を説明する図である。

基準発振器ＦＲＥＦ１１０の正への遷移（６０２）で、複数のラッチ／レジスタ５０４がアクセスされ、基準発振器ＦＲＥＦ１１０の立ち上がりエッジを基準とするＶＣＯのクロックＣＫＶ１１４の遅れを示す複数の値の瞬時値６０４を得る。この値が時間差のデジタル値となる。このデジタル値を用いて前述したΣΔ変調器を制御することにより、ＶＣＯの周波数を高精度に制御している。
特開２００２‐７６８８６号公報 Journal of Solid-State Circuit, Vol39, No.12, 2004, pp.2278-2291

しかしながら、上述の技術のようにデジタル的にＶＣＯを制御することで、微細ＣＭＯＳデバイスの低電圧動作でも、安定で高精度な発振信号を実現することができるが、ＶＣＯの発振周波数が高くなるにつれて、時間分解能への要求が厳しくなることが予想される。一方、時間分解能は、インバータの遅延時間で決定されるので、ある一定以下の遅延時間は実現できないことに加え、たとえ分解能が向上しても、各インバータの遅延時間の変動（チップ内ばらつき）が、そのまま位相検知器の精度に直結するので、精度の高い制御ができないという課題がある。

本発明の目的は、以上の点に鑑みてなされたものであり、その課題の一例は、低電圧動作時においても、ＶＣＯの分周信号と基準信号との位相差を高精度に検知し、この検知された位相差に対応したデジタル信号を多段インバータを用いずに生成する位相比較器を提供することにある。

上記課題を解決するために、請求項１に記載の発明は、基準信号と対象信号との位相差をデジタル信号として出力する位相比較器において、前記位相差に対応したパルス幅の信号により第１容量素子を充電することによって前記位相差を電荷として検出する第１検出手段と、前記基準信号の周期に対応したパルス幅の信号により第２容量素子を充電することによって基準となる時間差を基準電荷として検出する第２検出手段と、前記第１検出手段により検出された電荷と前記第２検出手段により検出された電荷とを比較する電荷比較手段と、前記電荷比較手段による比較結果により、前記第２容量素子に充電された電荷に対する前記第１容量素子に充電された電荷の比をデジタル信号として出力する出力手段と、を備え、前記電荷比較手段は、前記第２容量素子と同一の構成の第３容量素子を有した容量帰還型の差動増幅器と前記差動増幅器の入力端側に接続されたスイッチとを備え、前記第２容量素子に充電した基準電荷を、前記スイッチの状態に従って前記第３容量素子に分配することによって電荷量を段階的に変化させ、前記デジタル信号のビットの値を決めるために当該各段階で当該電荷量の大小を比較判定し、前記出力手段は、前記比較結果における前記各段階に応じて、前記差動増幅器の出力の正負に基づき前記デジタル信号のビットの値を出力することを特徴とする。

請求項２に記載の発明は、請求項１に記載の位相比較器において、前記第１容量素子と前記第２容量素子とは、夫々同一の大きさの当該容量素子を単独で、又は、当該容量素子を同一の数だけ複数並列接続することを特徴とする。

請求項３に記載の発明は、請求項１又は２に記載の位相比較器において、前記第１容量素子を充電する電流を、前記第２容量素子を充電する電流に対して大きく設定し、前記出力手段は、前記第２容量素子に充電された電荷に対する前記第１容量素子に充電された電荷の比として出力されたデジタル信号を、更に前記第２容量素子を充電する電流に対すると前記第１容量素子を充電する電流の比で除算することにより、前記対象信号と前記基準信号との位相差をデジタル信号として出力することを特徴とする。

請求項４に記載の発明は、請求項１乃至３の何れか一項に記載の位相比較器において、前記第２容量素子の充電電流に対して前記第１容量素子の充電する電流を２の整数倍数大きく設定することを特徴とする。

請求項５に記載の発明は、請求項１乃至４の何れか一項に記載の位相比較器において、前記位相差に対応したパルス幅の信号は、前記基準信号及び前記対象信号の各々の立ち上がりエッジをトリガとしたラッチ回路に入力し、当該ラッチ回路の出力を排他論理和に入力することによって生成することを特徴とする。

請求項６に記載の発明は、請求項１乃至４の何れか一項に記載の位相比較器において、前記基準信号の周期に対応したパルス幅の信号は、前記基準信号及び前記対象信号の各々の立ち上がりエッジをトリガとしたフリップフロップ回路に入力し、当該フリップフロップ回路の出力を排他論理和に入力することによって生成することを特徴とする。

以上から本発明によれば、低電圧動作時においても、精度の高い時間差-デジタル信号の変換が可能となる。また、位相雑音の低いシンセサイザを低消費電力で実現することが可能であり、将来の微細ＣＭＯＳデバイスを用いた高度無線システムに好適である。

以下、本願の最良の実施形態について、図面を参照して詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態を説明するための位相比較器のブロック図である。以下、同一のものには同一の符号を付して、詳しい説明は省略する。

入力端子１０には、基準信号とＶＣＯの位相誤差に対応したパルスが入力され、当該信号が「Ｈ」の状態の間スイッチＳ２が「オン」状態になり、電流源２０により容量２５に電荷が充電される。

一方、入力端子１１には、ＶＣＯの周期に対応した基準パルス４１が入力され、当該信号が「Ｈ」の状態の間スイッチＳ１が「オン」状態になり、電流源２１により容量２４に電荷が充電される。

各々の電流源の電流が同一であるとすると、位相誤差信号のパルス幅に相当する時間だけ充電された電荷量と、ＶＣＯの周期に対応した基準パルス幅に相当する時間だけ充電された電荷量の比をＡＤ変換器で比較することで、位相誤差のＶＣＯ周期に対する割合を求めることができる。なお本第１実施形態では、ＡＤ変換器のビット数は５ビットとしている。
［第２実施形態］
図２は、本発明の第２実施形態を説明するための位相比較器のブロック図である。図２に示すように、第２実施形態に係る位相比較器は、第１実施形態の位相誤差に相当する電荷を検出する回路（検出手段の一例）と並列に、電流源２０の２倍の一定電流を出力する電流源２６と、容量２４、２５と同一の容量値を有する容量２７とを備えている。

また本第２実施形態においても、ＡＤ変換器は５ビットの分解能を有しており、新たに追加した位相誤差検出用の回路に対応して、ＡＤ変換器２３も追加されている。各々のＡＤ変換器の出力は各々５ビットのレジスタに確保され、位相誤差の状態に応じてセレクタ３３により選択出力される。

以下、本第２実施形態の動作を説明する。

入力端子１０に入力された、基準信号とＶＣＯの位相誤差に対応したパルス信号が、「Ｈ」の状態の間スイッチＳ２、Ｓ６が「オン」状態になり、電流源２０及び２６により、容量２５及び２７に電荷が充電される。一方、入力端子１１に入力された、ＶＣＯの周期に対応した基準パルスが「Ｈ」の状態の間スイッチＳ１が「オン」状態になり、電流源２１により容量２４に電荷が充電される。この時、電流源２０と２１の電流が同一であるとすると、位相誤差信号のパルス幅に相当する時間だけ充電された電荷量と、ＶＣＯの周期に対応した基準パルス幅に相当する時間だけ充電された電荷量の比をＡＤ変換器２２で比較することで、位相誤差のＶＣＯ周期に対する割合を求めることができるが、位相誤差の検出能力をあげるためには、ＡＤ変換器の分解能を上げざるを得ず、結果的に消費電力やプロセスばらつきによる素子変動の影響を大きく受けてしまうことが懸念される。

本第２実施形態では、ＡＤ変換器２２で検出したデジタル信号の最上位ビット（ＭＳＢ： Most Significant Bit）が「０」の場合、電流源２６、容量２７、ＡＤ変換器２３で構成される検出回路の出力を選択することで、ＡＤ変換器の分解能を上げることなく、高精度な検出を可能としている。すなわち、位相誤差時間だけオン状態となるスイッチにより、容量２７には、容量２５に比較し、２倍の電荷が蓄積される。

この電荷を基準電荷と比較し、最終的に得られたデジタル信号を１ビットＬＳＢ側にシフトするだけで、より高精度な検出が可能となる。

本第２実施形態では、レジスタ２８と２９は、ＡＤ変換器の分解能と同一のビット数としたが、ＡＤ変換器を並列に複数並べ、レジスタのビット数をそれに伴い増加させることで、高精度の分解能を、ＡＤ変換器の分解能を上げることなく実現できる。
［第３の実施の形態］
図３は、本発明の第３実施形態を説明するための位相比較器のブロック図である。図３に示すように、第３実施形態に係る位相比較器は、第１実施形態のＡＤ変換器の機能は、スイッチＳ３乃至Ｓ７Ｂと容量３０（容量素子の一例）、オペアンプ３１、３２、レジスタ２８で実現している。

図４乃至７は、本第３実施形態の電荷比較方法を説明する図である。

最初に、図４に示すように、スイッチＳ２、及びＳ５を「オン」状態にして、容量２５を、位相誤差に相当する時間分だけ電流源２０により、一定電流で充電を行う。同時に、Ｓ１をＶＣＯの周期に相当する時間分だけ「オン」状態にし、容量２４を電流源２１により、一定電流で充電を行う。この時、電流源２０と２１の電流および容量２４と２５の容量値は同一となるように設定され、スイッチＳ３、Ｓ４及びＳ６Ａ,Ｓ６Ｂ、Ｓ７Ａ,Ｓ７Ｂは「オフ」状態となっている。この動作により、容量２４、２５に各々所望の時間に相当する電荷が充電される。

次に、図５に示すように、スイッチＳ６Ｂ、Ｓ７Ｂを「オン」にし、その他のスイッチは「オフ」状態のままにし、容量２５の電荷を容量３０に転送する。この時、容量３０は、容量２５と同じ値であれば、オペアンプの出力は、初期状態で充電された容量２５の値を維持している。つまり、容量２５の電荷は、全て容量３０に転送されたことになる。従って、このステップで、位相誤差信号に相当する電荷量が容量３０にサンプルされたことになる。

図６に示す次のステップでは、Ｓ３、Ｓ４を「オン」の状態、その他スイッチを「オフ」にして容量２４の電荷を容量２５に再配分する。既に、容量２５の電荷は容量３０に転送されているので、これにより容量２５には、ＶＣＯの周期に相当する基準パルスの１／２の電荷が蓄えられていることになる。

図７では、スイッチＳ６Ａ、Ｓ７Ａを「オン」の状態にして、その他のスイッチを「オフ」状態にして、容量２５の電荷を容量３０に転送すると、オペアンプの出力電圧は、先に転送されている電荷の和であるから、出力が正であるならば最上位ビットＭＳＢは「１」、出力が負であるならばＭＳＢは「０」となる。

その後、スイッチＳ３、Ｓ４を「オン」状態にして、その他のスイッチを「オフ」とすると、容量２４の電荷は、容量２５に再分配される。既に図６で説明したステップで、初期に充電された電荷は１／２になっているので、この段階で容量２５には初期のＶＣＯの周期に相当する基準パルスの１／４の時間分の電荷が保存されたことになる。

以降は、逐次比較方式のＡＤ変換器と同じ要領で比較を繰り返す。すなわち、ＭＳＢが「０」の場合には、スイッチＳ６Ａ、Ｓ７Ａを「オン」状態にして、容量３０の初期電荷から１／４相当分を減算し、ＭＳＢが「１」であった場合には、スイッチＳ６Ｂ，Ｓ７Ｂを「オン」状態にして、容量３０の初期電荷から３／４相当分を減算する。以上の動作を繰り返すことで第３ビット以降を順次決定してゆく。

本第３実施形態によれば、インバータ列のように、多くの素子を必要としない分だけ、プロセス変動に対する影響が少ないことに加え、比較の回数を増やすことで、分解能を増加させることが可能である利点がある。
［第４実施形態］
図８は、本発明の第４実施形態を説明するための位相比較器のブロック図である。

図８に示すように、本第４実施形態に係る位相比較器は、データ入力端子が電源ＶＤＤに固定されたラッチ５１、５２（ラッチ回路の一例）、排他論理和５４（排他論理和の一例）で基準信号とＶＣＯの位相誤差に相当するパルスを生成し、ＤＦＦ５３と３入力ＡＮＤ回路とで、ＶＣＯの１／２周期に相当するパルスを生成している。尚、検出した位相誤差に相当する電荷を比較する回路４０（電荷比較手段の一例）は第３実施形態と同じ構成である。

以下、この回路の動作を説明する。

本第４実施形態では、ＶＣＯ信号が基準信号ＲＥＦに対して遅れている場合の例である。

ＲＥＦ信号が「Ｌ」状態であるとすると、ラッチ５１、５２の出力は、リセット信号により「Ｌ」のままとなっている。ＲＥＦ信号が「Ｌ」から「Ｈ」に遷移すると、リセット信号は「Ｌ」となるので、ラッチ５２の出力のみ「Ｌ」から「Ｈ」に遷移する。この時、ラッチ５１は「Ｌ」のままであるので、排他論理和の出力も「Ｌ」から「Ｈ」に遷移する。

次に、ＶＣＯ信号が「Ｌ」から「Ｈ」に遷移すると、ラッチ５１の出力が「Ｈ」に遷移するので、排他論理和の出力は「Ｌ」状態になる。以降、ＶＣＯ信号が「Ｈ」「Ｌ」状態を繰り返しても、データ端子がＶＤＤに固定されているので、ラッチ５１、５２の出力は基準信号ＲＥＦが「Ｌ」になるまで変化しない。

結果的に、この回路はＶＣＯ信号と基準信号の位相差に相当する時間分だけのパルスを生成することができる。

一方、ＤＦＦ５３は、基準信号をデータ入力に、ＶＣＯ信号をクロック入力として用いている。

基準信号が「Ｌ」状態では、ＤＦＦ５３の反転出力端子ＱＢは「Ｈ」状態を出力している。今、基準信号が「Ｌ」から「Ｈ」に遷移した後、ＶＣＯ信号が「Ｌ」から「Ｈ」に遷移した時ＤＦＦにはデータが取り込まれ、さらにＶＣＯ信号が「Ｈ」から「Ｌ」に遷移したときに、ＤＦＦの反転出力は、その論理ゲートの遅延時間分だけ遅れて「Ｈ」から「Ｌ」へと遷移する。すなわち、ＤＦＦ５３の出力は、ＶＣＯの１／２クロックと論理ゲート遅延分だけ遅れて、「Ｈ」から「Ｌ」遷移する。ＡＮＤ回路５５は、この信号とＶＣＯ信号及び基準信号が入力されているので、基準信号が「Ｈ」の期間で、ＶＣＯ信号の１／２周期のパルスの間だけ全ての入力が「Ｈ」となる時間だけ、「Ｈ」を出力することになる。

結果的に、この回路はＶＣＯ信号の１／２周期に相当する時間分だけのパルスを生成することができる。

以上述べてきた回路は、ＶＣＯ信号が基準信号に対して送れている場合のパルスを発生する動作であったが、ＶＣＯ信号の位相が、基準信号に対して進んでいる場合には、ＶＣＯ信号の反転信号を、同様の回路に入力するだけで、同じ原理で検出を行うことができる。ＶＣＯ信号の遅れ／進みの判定は、基準信号ＲＥＦをクロックとしたＤＦＦにより、ＶＣＯ信号をラッチすることで容易に判定することができる。
［第５実施形態］
図９は、本発明の第５実施形態を説明するための回路図である。図９に示すように、本第５実施形態では、第３実施形態の、検出した位相誤差に相当する電荷を比較する回路４０の別の形態を示している。

この回路の動作について、図を用いて以下に説明する。

まず、スイッチＳ１、Ｓ７をオンにして、位相誤差に相当する時間分だけ、電流源の一定電流により、容量２５を充電する。次に、スイッチＳ４、Ｓ７を「オン」状態にすれば、容量２５の電荷は、容量３０に転送されて、オペアンプ３１の出力Ｖｏは、初期の容量２５の電圧値Ｖｓの負値−Ｖｓとなる。これは、位相誤差に相当する電荷をサンプルしたことになる。個々で、オペアンプの出力が、負であるならばＭＳＢは「０」、正ならばＭＳＢは「１」となる。

ＭＳＢが「０」の場合は、スイッチＳ５、Ｓ２を「オン」状態、その他のスイッチを「オフ」状態にして、容量２５にＶＣＯ周期に相当する基準パルス幅分だけの電荷を位相誤差とは逆極性で充電する。この時、容量２５の電位は−ＶＲとなる。

ＭＳＢが「１」であった場合には、スイッチＳ３、Ｓ７を「オン」状態にし、その他のスイッチを「オフ」状態にすることで、容量２５にＶＣＯ周期に相当する基準パルス幅分だけの電荷を位相誤差と同極性で充電する。この時の容量２５の電位はＶＲである。

さらに、スイッチＳ４、Ｓ７を「オン」状態にして、容量２５の電荷を容量３０に転送する。オペアンプの出力Ｖｏは−Ｖｓ＋ＶＲとなる。

次に、スイッチＳ６、Ｓ２を「オン」状態にして、容量２５に、オペアンプの出力−Ｖｏを充電し、スイッチＳ４、Ｓ７を「オン」状態にすると、容量２５の電荷は、容量３０に転送されて、Ｖｏ＝Ｖｏ＋Ｖｏ＝２Ｖｏ＝ｓ（−Ｖｓ＋ＶＲ）となる。

このように循環しながら比較することで、基準パルスの電荷量を重み付けしなくても良く、常に一定の電荷量を増減することで、順次下位ビットを決定してゆくことができる。

本発明の第１実施形態の位相比較回路のブロック図である。本発明の第２実施形態の位相比較回路のブロック図である。本発明の第３実施形態の位相比較回路のブロック図である。本発明の第３実施形態の電荷検出回路の動作を説明する図である。本発明の第３実施形態の電荷検出回路の動作を説明する図である。本発明の第３実施形態の電荷検出回路の動作を説明する図である。本発明の第３実施形態の電荷検出回路の動作を説明する図である。本発明の第４実施形態の位相比較回路のブロック図である。本発明の第５実施形態の位相比較回路のブロック図である。従来の実施形態のＰＬＬ回路のブロック図である。従来の第２実施形態のＰＬＬ回路のブロック図である。図１１における位相比較の原理を説明する図である。図１１における位相比較の原理を説明する第２の図である。図１１における位相比較回路を説明する図である。図１４における位相比較の動作を説明する図である。

符号の説明

１：周波数位相比較器（検出手段の一例）
２：チャージポンプ
３：ループフィルタ
４：ＶＣＯ
５：分周回路
１０、１１：入力端子
１２：出力端子
２０、２１、２６：電流源（検出手段の一例）
２４、２５、３０：容量（容量素子の一例）
２２、２３：ＡＤ変換器（出力手段の一例）
２８、２９：レジスタ
３３：セレクタ
３１、３２：オペアンプ（差動増幅器の一例）
４０：電荷比較部（電荷比較手段の一例）
１０２：カウンタ
１１０：基準信号
１１４：ＣＫＶ信号
１１２：ＣＫＲ信号
１１６：制御信号
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ６Ａ、Ｓ６Ｂ、Ｓ７、Ｓ７Ａ、Ｓ７Ｂ：スイッチ

Claims

基準信号と対象信号との位相差をデジタル信号として出力する位相比較器において、
前記位相差に対応したパルス幅の信号により第１容量素子を充電することによって前記位相差を電荷として検出する第１検出手段と、
前記基準信号の周期に対応したパルス幅の信号により第２容量素子を充電することによって基準となる時間差を基準電荷として検出する第２検出手段と、
前記第１検出手段により検出された電荷と前記第２検出手段により検出された電荷とを比較する電荷比較手段と、
前記電荷比較手段による比較結果により、前記第２容量素子に充電された電荷に対する前記第１容量素子に充電された電荷の比をデジタル信号として出力する出力手段と、
を備え、
前記電荷比較手段は、前記第２容量素子と同一の構成の第３容量素子を有した容量帰還型の差動増幅器と前記差動増幅器の入力端側に接続されたスイッチとを備え、前記第２容量素子に充電した基準電荷を、前記スイッチの状態に従って前記第３容量素子に分配することによって電荷量を段階的に変化させ、前記デジタル信号のビットの値を決めるために当該各段階で当該電荷量の大小を比較判定し、
前記出力手段は、前記比較結果における前記各段階に応じて、前記差動増幅器の出力の正負に基づき前記デジタル信号のビットの値を出力することを特徴とする位相比較器。
請求項１に記載の位相比較器において、
前記第１容量素子と前記第２容量素子とは、夫々同一の大きさの当該容量素子を単独で、又は、当該容量素子を同一の数だけ複数並列接続することを特徴とする位相比較器。
請求項１又は２に記載の位相比較器において、
前記第１容量素子を充電する電流を、前記第２容量素子を充電する電流に対して大きく設定し、
前記出力手段は、前記第２容量素子に充電された電荷に対する前記第１容量素子に充電された電荷の比として出力されたデジタル信号を、更に前記第２容量素子を充電する電流に対すると前記第１容量素子を充電する電流の比で除算することにより、前記対象信号と前記基準信号との位相差をデジタル信号として出力することを特徴とする位相比較器。
請求項１乃至３の何れか一項に記載の位相比較器において、
前記第２容量素子の充電電流に対して前記第１容量素子の充電する電流を２の整数倍数大きく設定することを特徴とする位相比較器。
請求項１乃至４の何れか一項に記載の位相比較器において、
前記位相差に対応したパルス幅の信号は、前記基準信号及び前記対象信号の各々の立ち上がりエッジをトリガとしたラッチ回路に入力し、当該ラッチ回路の出力を排他論理和に入力することによって生成することを特徴とする位相比較器。
請求項１乃至４の何れか一項に記載の位相比較器において、
前記基準信号の周期に対応したパルス幅の信号は、前記基準信号及び前記対象信号の各々の立ち上がりエッジをトリガとしたフリップフロップ回路に入力し、当該フリップフロップ回路の出力を排他論理和に入力することによって生成することを特徴とする位相比較器。