JPH0562487B2 - - Google Patents
Info
- Publication number
- JPH0562487B2 JPH0562487B2 JP6769984A JP6769984A JPH0562487B2 JP H0562487 B2 JPH0562487 B2 JP H0562487B2 JP 6769984 A JP6769984 A JP 6769984A JP 6769984 A JP6769984 A JP 6769984A JP H0562487 B2 JPH0562487 B2 JP H0562487B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- voltage
- mosfet
- output
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、MOSFET（絶縁ゲート型電界効果
トランジスタ）で構成された増幅回路に関するも
のであつて、特にフアクス用の読取り信号処理用
大規模集積回路（Facsimile Video Processor
LSI以下FVPLSIと略す。）における増幅回路に
利用して有効な技術に関するものである。
トランジスタ）で構成された増幅回路に関するも
のであつて、特にフアクス用の読取り信号処理用
大規模集積回路（Facsimile Video Processor
LSI以下FVPLSIと略す。）における増幅回路に
利用して有効な技術に関するものである。
フアクス用のLSIであるFVPLSIをCCD
（Charge Coupled Device）センサと直結する場
合、入力電圧が最小でも100ミリボルトとなつて
しまう。このため、LSI内でこの入力信号を受け
る増幅器のオフセツト電圧は、１ミリボルト以下
であることが要求される。
（Charge Coupled Device）センサと直結する場
合、入力電圧が最小でも100ミリボルトとなつて
しまう。このため、LSI内でこの入力信号を受け
る増幅器のオフセツト電圧は、１ミリボルト以下
であることが要求される。
増幅器としては、初段は差動増幅回路から構成
され、後段には出力増幅回路及び位相補償回路が
設けられ構成されている（例えば、特願昭57−
216845号）この場合、初段の差動増幅回路を構成
する差動MOSFETの負荷MOSFETにおけるし
きい値電圧特性等の違いによりオフセツト電圧が
10〜20ミリボルト発生してしまう。
され、後段には出力増幅回路及び位相補償回路が
設けられ構成されている（例えば、特願昭57−
216845号）この場合、初段の差動増幅回路を構成
する差動MOSFETの負荷MOSFETにおけるし
きい値電圧特性等の違いによりオフセツト電圧が
10〜20ミリボルト発生してしまう。
本発明は、この欠点をなくすために考案され
た。
た。
本発明の目的は、フアクス用のLSIである
FVPLSIにおいてオフセツト電圧をキヤンセルす
る増幅回路を提供するものである。
FVPLSIにおいてオフセツト電圧をキヤンセルす
る増幅回路を提供するものである。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面からあきら
かになるであろう。
徴は、本明細書の記述および添付図面からあきら
かになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、入力電圧が供給される非反転入力端
子、反転入力端子、及び出力端子を有し、出力端
子を反転入力端子に接続した増幅器を有する増幅
回路において、 前記増幅器は、夫々のソースが共通接続され、
ゲートが反転入力端子に接続された差動
MOSFETとゲートが非反転入力端子に接続され
た差動MOSFETとを一対の差動MOSFETとし
て備え、上記一対の差動MOSFETの負荷回路と
して、一方の差動MOSFETのドレインに可変抵
抗回路としてのMOSFETを接続すると共に、他
方の差動MOSFETのドレインに固定抵抗回路を
接続して成り、 さらに、前記増幅器の出力が反転入力端子に供
給されると共に、前記入力電圧が非反転入力端子
に供給され、該非反転入力端子に供給される入力
電圧に対する前記増幅器の出力電圧のレベルの高
低を判定するコンパレータと、 前記コンパレータの出力に応じてクロツク信号
を選択的にアツプカウントまたはダウンカウント
するアツプダウンカウンタと、 上記アツプダウンカウンタから出力されるカウ
ント値に基づいて、上記可変抵抗回路としての
MOSFETのゲートに供給すべき電圧レベルとし
て、上記増幅器における出力端子の電圧を上記入
力端子に近づけるための電圧レベルを選択する選
択回路とを設け、 上記選択回路で選択された電圧レベルによつて
可変抵抗回路としてのMOSFETに流れる電流を
制御して、増幅器のオフセツト電圧をキヤンセル
するものである。
子、反転入力端子、及び出力端子を有し、出力端
子を反転入力端子に接続した増幅器を有する増幅
回路において、 前記増幅器は、夫々のソースが共通接続され、
ゲートが反転入力端子に接続された差動
MOSFETとゲートが非反転入力端子に接続され
た差動MOSFETとを一対の差動MOSFETとし
て備え、上記一対の差動MOSFETの負荷回路と
して、一方の差動MOSFETのドレインに可変抵
抗回路としてのMOSFETを接続すると共に、他
方の差動MOSFETのドレインに固定抵抗回路を
接続して成り、 さらに、前記増幅器の出力が反転入力端子に供
給されると共に、前記入力電圧が非反転入力端子
に供給され、該非反転入力端子に供給される入力
電圧に対する前記増幅器の出力電圧のレベルの高
低を判定するコンパレータと、 前記コンパレータの出力に応じてクロツク信号
を選択的にアツプカウントまたはダウンカウント
するアツプダウンカウンタと、 上記アツプダウンカウンタから出力されるカウ
ント値に基づいて、上記可変抵抗回路としての
MOSFETのゲートに供給すべき電圧レベルとし
て、上記増幅器における出力端子の電圧を上記入
力端子に近づけるための電圧レベルを選択する選
択回路とを設け、 上記選択回路で選択された電圧レベルによつて
可変抵抗回路としてのMOSFETに流れる電流を
制御して、増幅器のオフセツト電圧をキヤンセル
するものである。
以下本発明の実施例を図面を参照して具体的に
説明する。
説明する。
第１図は、本発明の一実施例を示すブロツク図
である。本実施例の増幅回路は、増幅器１と、こ
の増幅器１の入力電圧と出力電圧とを比較するコ
ンパレータ２と、このコンパレータ２の比較結果
が供給されるアツプダウンカウンタ３と、このア
ツプダウンカンウンタ３の出力により増幅器１に
供給する電圧を選択するスイツチ選択回路４とか
ら構成される。
である。本実施例の増幅回路は、増幅器１と、こ
の増幅器１の入力電圧と出力電圧とを比較するコ
ンパレータ２と、このコンパレータ２の比較結果
が供給されるアツプダウンカウンタ３と、このア
ツプダウンカンウンタ３の出力により増幅器１に
供給する電圧を選択するスイツチ選択回路４とか
ら構成される。
増幅器１の入力電圧Vioと出力電圧Vputとをコ
ンパレータ２で比較する。この場合、上記コンパ
レータ２が持つオフセツト電圧はそのまま上記増
幅器１のオフセツト電圧となつてしまうため、コ
ンパレータ２のオフセツト電圧は、１ｍＶ以下の
必要がある。コンパレータ２により比較した結果
をクロツク信号CLKに従つて、アツプダウンカ
ウンタ３に読み込ませる。そして上記アツプダウ
ンカウンタ３の出力がスイツチ選択回路４に供給
される。この信号に従つて増幅器１に供給される
電圧Ｂを選択する。なお他方の増幅器１には、固
定電圧Ａが供給される。
ンパレータ２で比較する。この場合、上記コンパ
レータ２が持つオフセツト電圧はそのまま上記増
幅器１のオフセツト電圧となつてしまうため、コ
ンパレータ２のオフセツト電圧は、１ｍＶ以下の
必要がある。コンパレータ２により比較した結果
をクロツク信号CLKに従つて、アツプダウンカ
ウンタ３に読み込ませる。そして上記アツプダウ
ンカウンタ３の出力がスイツチ選択回路４に供給
される。この信号に従つて増幅器１に供給される
電圧Ｂを選択する。なお他方の増幅器１には、固
定電圧Ａが供給される。
増幅器１を詳細に示したのが第２図である。上
記の電圧Ａ及びＢは、図に示したようにＰチヤン
ネル形MOSFET M11及びM12のゲートに供給さ
れる。
記の電圧Ａ及びＢは、図に示したようにＰチヤン
ネル形MOSFET M11及びM12のゲートに供給さ
れる。
増幅器１は、差動増幅回路と位相補償回路とか
ら構成される。
ら構成される。
初段の差動増幅回路を構成するＮチヤン形差動
MOSFET M3及びM4のゲートには、入力信号
Vio -及びVio +が供給される。上記差動MOSFET
M3及びM4の共通ケースに接続されたＮチヤンネ
ル形定電流MOSFET M5のゲートには、基準電
圧VGGが供給され、ソースは電源端子VVVに接続
されている。一方上記差動MOSFET M3の負荷
回路を構成するＰチヤンネル形MOSFET M1及
びM11は、それぞれ並列に接続されている。
MOSFET M11のゲートには、第１図に示すよう
に固定された信号Ａが供給され、ソースは他方の
電源端子VDDに接続されている。一方MOSFET
Ｍ１のゲートはドレインに接続され、ソースは電
源端子VDDに接続されている。差動MOSFET
M4の負荷回路を構成するＰチヤンネル形
MOSFET M2及びM12は、上記MOSFET M1及
びM11と同様にそれぞれ並列に接続されている。
MOSFET M2のゲートは、MOSFET M1のゲー
トに接続されている。すなわちMOSFET M1及
びM2は、カレントミラー回路を構成している。
一方MOSFET M12のゲートには、第１図に示す
ようにスイツチ選択回路４により選択された信号
Ｂが供給され、ソースは電源端子VDDに接続され
ている。
MOSFET M3及びM4のゲートには、入力信号
Vio -及びVio +が供給される。上記差動MOSFET
M3及びM4の共通ケースに接続されたＮチヤンネ
ル形定電流MOSFET M5のゲートには、基準電
圧VGGが供給され、ソースは電源端子VVVに接続
されている。一方上記差動MOSFET M3の負荷
回路を構成するＰチヤンネル形MOSFET M1及
びM11は、それぞれ並列に接続されている。
MOSFET M11のゲートには、第１図に示すよう
に固定された信号Ａが供給され、ソースは他方の
電源端子VDDに接続されている。一方MOSFET
Ｍ１のゲートはドレインに接続され、ソースは電
源端子VDDに接続されている。差動MOSFET
M4の負荷回路を構成するＰチヤンネル形
MOSFET M2及びM12は、上記MOSFET M1及
びM11と同様にそれぞれ並列に接続されている。
MOSFET M2のゲートは、MOSFET M1のゲー
トに接続されている。すなわちMOSFET M1及
びM2は、カレントミラー回路を構成している。
一方MOSFET M12のゲートには、第１図に示す
ようにスイツチ選択回路４により選択された信号
Ｂが供給され、ソースは電源端子VDDに接続され
ている。
後段の出力増幅回路を構成する出力増幅用Ｐチ
ヤンネル形MOSFET M6のゲートには、初段の
差動増幅回路の出力が供給される。ソースは電源
端子VDDに接続され、ドレインはＮチヤンネル形
定電流MOSFET M7のドレインに接続されてい
る。またMOSFET M6のゲート・ドレイン間に
は、位相補償回路を構成する抵抗Ｒとコンデンサ
Ｃが設けられている。定電流MOSFET M7のゲ
ートには、基準電圧VGGが供給されソースは他方
の電源端子VSSに接続されている。
ヤンネル形MOSFET M6のゲートには、初段の
差動増幅回路の出力が供給される。ソースは電源
端子VDDに接続され、ドレインはＮチヤンネル形
定電流MOSFET M7のドレインに接続されてい
る。またMOSFET M6のゲート・ドレイン間に
は、位相補償回路を構成する抵抗Ｒとコンデンサ
Ｃが設けられている。定電流MOSFET M7のゲ
ートには、基準電圧VGGが供給されソースは他方
の電源端子VSSに接続されている。
第１図において、増幅器１の入力電圧Vioと出
力電圧Vputの電位差をコンパレータ２で比較す
る。この比較結果を次段のアツプダウンカウンタ
３に、クロツク信号CLKに従つて読み込ませる。
そしてこのアツプダウンカウンタ３の出力によ
り、スイツチ選択回路４でスイツチＳをコントロ
ールして増幅器１に供給される電圧Ｂを選択す
る。この動作をくり返し行なう。上記増幅器１の
入力電圧Vioと出力電圧Vputの電位差が一致した
とき増幅器１のオフセツト電圧は零となる。この
とき選択された電圧Ｂが第２図に示す増幅器の差
動増幅回路を構成する差動MOSFET M4の負荷
MOSFET M2に並列に接続されたMOSFET
M12のゲートに供給される。一方差動MOSFET
M3の負荷MOSFET M1に並列に接続された
MOSFET M11のゲートには固定電圧Ａが供給さ
れる。これにより差動MOSFET M3及びM4に流
れる電流は等しくなる。すなわちオフセツト電圧
をキヤンセルすることができる。そして上記差動
増幅回路の出力は、次段の出力増幅回路を介して
出力される。
力電圧Vputの電位差をコンパレータ２で比較す
る。この比較結果を次段のアツプダウンカウンタ
３に、クロツク信号CLKに従つて読み込ませる。
そしてこのアツプダウンカウンタ３の出力によ
り、スイツチ選択回路４でスイツチＳをコントロ
ールして増幅器１に供給される電圧Ｂを選択す
る。この動作をくり返し行なう。上記増幅器１の
入力電圧Vioと出力電圧Vputの電位差が一致した
とき増幅器１のオフセツト電圧は零となる。この
とき選択された電圧Ｂが第２図に示す増幅器の差
動増幅回路を構成する差動MOSFET M4の負荷
MOSFET M2に並列に接続されたMOSFET
M12のゲートに供給される。一方差動MOSFET
M3の負荷MOSFET M1に並列に接続された
MOSFET M11のゲートには固定電圧Ａが供給さ
れる。これにより差動MOSFET M3及びM4に流
れる電流は等しくなる。すなわちオフセツト電圧
をキヤンセルすることができる。そして上記差動
増幅回路の出力は、次段の出力増幅回路を介して
出力される。
〔効果〕
増幅器において、差動増幅回路を構成する差動
MOSFET M3及びM4の負荷回路として設けられ
ているMOSFET M1及びM2のそれぞれに並列に
MOSFET M11及びM12を設け、IC外部から一方
のMOSFET M11のゲートに固定電圧を供給し、
他方のMOSFET M12のゲートに可変電圧を供給
して上記差動MOSFET M3及びM4に流れる電流
を制御することによりオフセツト電圧をキヤンセ
ルすることができるという効果が得られる。この
とき、入力電圧Vinがどんな電圧レベルであつて
もオフセツト電圧をキヤンセルすることができ
る。すなわち、ボルテージフオロア接続された増
幅器１に供給される入力電圧Vinはコンパレータ
２の非反転入力端子（＋）に供給されるので、コ
ンパレータ２にとつてその入力電圧Vinが基準電
圧とされ、コンパレータ２は当該基準電圧に対し
て増幅器１の出力電圧レベルが高いか低いかを判
別することができる。したがつて、本願発明は、
任意の入力電圧レベルに対して増幅器のオフセツ
トキヤンセルを行うことができる。
MOSFET M3及びM4の負荷回路として設けられ
ているMOSFET M1及びM2のそれぞれに並列に
MOSFET M11及びM12を設け、IC外部から一方
のMOSFET M11のゲートに固定電圧を供給し、
他方のMOSFET M12のゲートに可変電圧を供給
して上記差動MOSFET M3及びM4に流れる電流
を制御することによりオフセツト電圧をキヤンセ
ルすることができるという効果が得られる。この
とき、入力電圧Vinがどんな電圧レベルであつて
もオフセツト電圧をキヤンセルすることができ
る。すなわち、ボルテージフオロア接続された増
幅器１に供給される入力電圧Vinはコンパレータ
２の非反転入力端子（＋）に供給されるので、コ
ンパレータ２にとつてその入力電圧Vinが基準電
圧とされ、コンパレータ２は当該基準電圧に対し
て増幅器１の出力電圧レベルが高いか低いかを判
別することができる。したがつて、本願発明は、
任意の入力電圧レベルに対して増幅器のオフセツ
トキヤンセルを行うことができる。
また、コンパレータ２の出力に応じてクロツク
信号CLKを選択的にアツプカウントまたはダウ
ンカウントするアツプダウンカウンタ３で得られ
るデイジタル量を用いてオフセツトキヤンセルの
制御を行うから、増幅器１の低周波ドリフトすな
わち低周波ノイズを程容易に小さくできる。すな
わち、アツプダウンカウンタによるカウント値は
クロツク信号CLKの周期に応じて更新されるの
で、該クロツク信号CLKの周期が充分短ければ
（クロツク周波数が高ければ）、ほとんどリアルタ
イムでオフセツトキヤンセルを行うことができ、
これによつて常に出力電圧Voutが入力電圧Vin
に等しくなるゆにオフセツトキヤンセルを行うこ
とができる。
信号CLKを選択的にアツプカウントまたはダウ
ンカウントするアツプダウンカウンタ３で得られ
るデイジタル量を用いてオフセツトキヤンセルの
制御を行うから、増幅器１の低周波ドリフトすな
わち低周波ノイズを程容易に小さくできる。すな
わち、アツプダウンカウンタによるカウント値は
クロツク信号CLKの周期に応じて更新されるの
で、該クロツク信号CLKの周期が充分短ければ
（クロツク周波数が高ければ）、ほとんどリアルタ
イムでオフセツトキヤンセルを行うことができ、
これによつて常に出力電圧Voutが入力電圧Vin
に等しくなるゆにオフセツトキヤンセルを行うこ
とができる。
さらに、上述のようにコンパレータとカウンタ
によるデイジタル量をもつてオフセツトキヤンセ
ルの制御を行うから、増幅器の出力レベルをロ
ー・パス・フイルタのようなアナログ的な回路手
段をもつて行う場合に比べ、オフセツトキヤンセ
ル動作の高速化と、LSI化したときのチツプ占領
面積の縮小という効果を得ることができる。
によるデイジタル量をもつてオフセツトキヤンセ
ルの制御を行うから、増幅器の出力レベルをロ
ー・パス・フイルタのようなアナログ的な回路手
段をもつて行う場合に比べ、オフセツトキヤンセ
ル動作の高速化と、LSI化したときのチツプ占領
面積の縮小という効果を得ることができる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、差動増幅回路を構成する差動
MOSFET M3及びM4の負荷回路として設けられ
ているMOSFET M1及びM2に並列に接続された
MOSFET M11及びM12のゲートに供給される信
号Ａ及びＢは、一方が固定電圧で他方が可変電圧
であればどちらに供給されてもよい。また差動
MOSFET M3及びM4の負荷MOSFET M1及び
M2は、抵抗であつてもよい。また上記増幅器は
CMOS（相捕型MOS）で構成したが、Ｎチヤンネ
ル形MOSFETまたはＰチヤンネル形MOSFET
のみで構成してもよい。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、差動増幅回路を構成する差動
MOSFET M3及びM4の負荷回路として設けられ
ているMOSFET M1及びM2に並列に接続された
MOSFET M11及びM12のゲートに供給される信
号Ａ及びＢは、一方が固定電圧で他方が可変電圧
であればどちらに供給されてもよい。また差動
MOSFET M3及びM4の負荷MOSFET M1及び
M2は、抵抗であつてもよい。また上記増幅器は
CMOS（相捕型MOS）で構成したが、Ｎチヤンネ
ル形MOSFETまたはＰチヤンネル形MOSFET
のみで構成してもよい。
本発明は、たとえばフアクス用の大規模集積回
路であるFVPLSIにおける増幅回路などの微小信
号を扱う増幅回路に広く利用できる。
路であるFVPLSIにおける増幅回路などの微小信
号を扱う増幅回路に広く利用できる。
第１図は、本発明の一実施例に係る増幅回路を
示したブロツク図である。第２図は、第１図の増
幅器１の回路図である。 １……増幅器、２……コンパレータ、３……ア
ツプダウンカウンタ、４……スイツチ選択回路。
示したブロツク図である。第２図は、第１図の増
幅器１の回路図である。 １……増幅器、２……コンパレータ、３……ア
ツプダウンカウンタ、４……スイツチ選択回路。
Claims (1)
- 【特許請求の範囲】 １ 入力電圧が供給される非反転入力端子、反転
入力端子、及び出力端子を有し、出力端子を反転
入力端子に接続した増幅器を有する増幅回路にお
いて、 前記増幅器は、夫々のソースが共通接続され、
ゲートが反転入力端子に接続された差動
MOSFETとゲートが非反転入力端子に接続され
た差動MOSFETとを一対の差動MOSFETとし
て備え、上記一対の差動MOSFETの負荷回路と
して、一方の差動MOSFETのドレインに可変抵
抗回路としてのMOSFETを接続すると共に、他
方の差動MOSFETのドレインに固定抵抗回路を
接続して成り、 さらに、前記増幅器の出力が反転入力端子に供
給されると共に、前記入力電圧が非反転入力端子
に供給され、該非反転入力端子に供給される入力
電圧に対する前記増幅器の出力電圧のレベルの高
低を判定するコンパレータと、 前記コンパレータの出力に応じてクロツク信号
を選択的にアツプカウントまたはダウンカウント
するアツプダウンカウンタと、 上記アツプダウンカウンタから出力されるカウ
ント値に基づいて、上記可変抵抗回路としての
MOSFETのゲートに供給すべき電圧レベルとし
て、上記増幅器における出力端子の電圧を上記入
力電圧に近づけるための電圧レベルを選択する選
択回路と、を設けて成るものであることを特徴と
する増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769984A JPS60213108A (ja) | 1984-04-06 | 1984-04-06 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769984A JPS60213108A (ja) | 1984-04-06 | 1984-04-06 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60213108A JPS60213108A (ja) | 1985-10-25 |
| JPH0562487B2 true JPH0562487B2 (ja) | 1993-09-08 |
Family
ID=13352459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6769984A Granted JPS60213108A (ja) | 1984-04-06 | 1984-04-06 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213108A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159905A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体差動増幅器 |
| JPH01229508A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 帰還増幅回路装置 |
| JPH04341004A (ja) * | 1991-05-17 | 1992-11-27 | Mitsubishi Electric Corp | オフセット補正回路 |
| JP4277599B2 (ja) | 2003-07-14 | 2009-06-10 | ヤマハ株式会社 | オフセット補正方法、オフセット補正回路及び電子ボリューム |
| US7049889B2 (en) * | 2004-03-31 | 2006-05-23 | Analog Devices, Inc. | Differential stage voltage offset trim circuitry |
| JP2008301083A (ja) | 2007-05-30 | 2008-12-11 | Mitsubishi Electric Corp | 差動信号生成回路 |
| JP4807368B2 (ja) * | 2008-03-17 | 2011-11-02 | Ｔｄｋ株式会社 | 光電流・電圧変換回路 |
-
1984
- 1984-04-06 JP JP6769984A patent/JPS60213108A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60213108A (ja) | 1985-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4165642A (en) | Monolithic CMOS digital temperature measurement circuit | |
| US5130582A (en) | Delay circuit which is free from temperature variation, power supply voltage variation and process variation | |
| US4581545A (en) | Schmitt trigger circuit | |
| EP0478297B1 (en) | Wide-band differential amplifier using GM-cancellation | |
| JPS62228172A (ja) | 電圧比較回路 | |
| JPH0562487B2 (ja) | ||
| JPH0434239B2 (ja) | ||
| JPH08213886A (ja) | 遅延回路 | |
| US4752704A (en) | Noise suppression interface circuit for non-superimposed two-phase timing signal generator | |
| JPH09246885A (ja) | 入力回路及びオペアンプ回路並びに半導体集積回路装置 | |
| JP2505390B2 (ja) | 差動増幅回路 | |
| US20200186146A1 (en) | Sampling circuit and sampling method | |
| JPH118534A (ja) | 半導体集積回路 | |
| JP2710715B2 (ja) | コンパレータ | |
| JP3113420B2 (ja) | Ｇｍ−Ｃフィルタ | |
| JP2674368B2 (ja) | Ａ／ｄ変換器 | |
| JPS60136405A (ja) | ソ−スフオロワ回路 | |
| JPH11234088A (ja) | スイッチトキャパシタ回路 | |
| JPH07134899A (ja) | センスアンプ | |
| JPH01255306A (ja) | 直流直結増幅回路 | |
| JPH06109779A (ja) | 電圧比較器 | |
| JPS6396800A (ja) | Ｃｍｏｓサンプルホ−ルド回路 | |
| JP2808855B2 (ja) | 定電圧回路 | |
| JPH0548560B2 (ja) | ||
| JPH0669769A (ja) | 比較器 |