JPH09246885A - 入力回路及びオペアンプ回路並びに半導体集積回路装置 - Google Patents
入力回路及びオペアンプ回路並びに半導体集積回路装置Info
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- JPH09246885A JPH09246885A JP8047345A JP4734596A JPH09246885A JP H09246885 A JPH09246885 A JP H09246885A JP 8047345 A JP8047345 A JP 8047345A JP 4734596 A JP4734596 A JP 4734596A JP H09246885 A JPH09246885 A JP H09246885A
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Abstract
(57)【要約】
【課題】外付け抵抗を接続することなく、オフセット電
圧を解消し得るオペアンプ回路を提供する。 【解決手段】第一の電源Ｖ１から第一の電流源回路５を
介して同一のドレイン電流が供給される一対のＭＯＳト
ランジスタＴr3，Ｔr4のゲートに入力信号ＩＮ１，ＩＮ
２がそれぞれ入力され、ＭＯＳトランジスタＴr3，Ｔr4
の少なくとも一方のドレインから出力信号ＰＯが出力さ
れ、ＭＯＳトランジスタＴr3，Ｔr4のソース間には複数
の抵抗Ｒが直列に接続され、各抵抗Ｒ間と第二の電源Ｖ
２との間には、それぞれ第二の電流源回路６が接続さ
れ、各ＭＯＳトランジスタＴr3，Ｔr4に流れるドレイン
電流を一致させるように、第二の電流源回路６のいずれ
か一つが活性化される。
圧を解消し得るオペアンプ回路を提供する。 【解決手段】第一の電源Ｖ１から第一の電流源回路５を
介して同一のドレイン電流が供給される一対のＭＯＳト
ランジスタＴr3，Ｔr4のゲートに入力信号ＩＮ１，ＩＮ
２がそれぞれ入力され、ＭＯＳトランジスタＴr3，Ｔr4
の少なくとも一方のドレインから出力信号ＰＯが出力さ
れ、ＭＯＳトランジスタＴr3，Ｔr4のソース間には複数
の抵抗Ｒが直列に接続され、各抵抗Ｒ間と第二の電源Ｖ
２との間には、それぞれ第二の電流源回路６が接続さ
れ、各ＭＯＳトランジスタＴr3，Ｔr4に流れるドレイン
電流を一致させるように、第二の電流源回路６のいずれ
か一つが活性化される。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログ回路と
デジタル回路とが混載されるチップ上に搭載されるオペ
アンプ回路に関するものである。
デジタル回路とが混載されるチップ上に搭載されるオペ
アンプ回路に関するものである。
【０００２】近年、半導体集積回路装置は益々高集積化
及び多機能化が進み、アナログ回路とデジタル回路とが
同一チップ上に混載されるものがある。このような半導
体集積回路装置のアナログ回路にはオペアンプ回路が搭
載され、回路動作の高精度化を図るために、そのオペア
ンプ回路の動作を高精度化する必要がある。
及び多機能化が進み、アナログ回路とデジタル回路とが
同一チップ上に混載されるものがある。このような半導
体集積回路装置のアナログ回路にはオペアンプ回路が搭
載され、回路動作の高精度化を図るために、そのオペア
ンプ回路の動作を高精度化する必要がある。
【０００３】
【従来の技術】半導体集積回路装置の一種類として、ア
ナログ回路とデジタル回路が同一チップ上に搭載された
ものがある。アナログ回路には、例えばアナログ入力信
号に対しバッファとして動作するオペアンプ回路が搭載
される。
ナログ回路とデジタル回路が同一チップ上に搭載された
ものがある。アナログ回路には、例えばアナログ入力信
号に対しバッファとして動作するオペアンプ回路が搭載
される。
【０００４】オペアンプ回路では、プロセスのばらつき
等によりそのオペアンプ回路を構成するトランジスタの
特性にばらつきが生じる。従って、トランジスタの特性
のばらつきに起因する出力信号のオフセットが避けられ
ない。
等によりそのオペアンプ回路を構成するトランジスタの
特性にばらつきが生じる。従って、トランジスタの特性
のばらつきに起因する出力信号のオフセットが避けられ
ない。
【０００５】バイポーラトランジスタで構成されるオペ
アンプ回路では、チップ外部に接続される外付け抵抗に
より、オフセット電圧の調整が行われる。また、ＭＯＳ
トランジスタで構成されるオペアンプ回路では、一般的
にオフセット調整機能を持たない。
アンプ回路では、チップ外部に接続される外付け抵抗に
より、オフセット電圧の調整が行われる。また、ＭＯＳ
トランジスタで構成されるオペアンプ回路では、一般的
にオフセット調整機能を持たない。
【０００６】
【発明が解決しようとする課題】外付け抵抗によりオフ
セット電圧を調整する構成では、その外付け抵抗を接続
するための外部端子が必要となる。従って、外部端子の
数が増大して、高集積化の妨げとなる。
セット電圧を調整する構成では、その外付け抵抗を接続
するための外部端子が必要となる。従って、外部端子の
数が増大して、高集積化の妨げとなる。
【０００７】また、オフセット調整機能を持たないオペ
アンプ回路では、オフセット電圧の発生が避けられない
ため、このオペアンプ回路の次段の回路の動作精度が低
下する。
アンプ回路では、オフセット電圧の発生が避けられない
ため、このオペアンプ回路の次段の回路の動作精度が低
下する。
【０００８】この発明の目的は、外付け抵抗を接続する
ことなく、オフセット電圧を解消し得るオペアンプ回路
を提供することにある。
ことなく、オフセット電圧を解消し得るオペアンプ回路
を提供することにある。
【０００９】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、第一の電源Ｖ１から第一の電流
源回路５を介して同一のドレイン電流が供給される一対
のＭＯＳトランジスタＴr3，Ｔr4のゲートに入力信号Ｉ
Ｎ１，ＩＮ２がそれぞれ入力され、前記ＭＯＳトランジ
スタＴr3，Ｔr4の少なくとも一方のドレインから出力信
号ＰＯが出力され、前記ＭＯＳトランジスタＴr3，Ｔr4
のソース間には複数の抵抗Ｒが直列に接続され、前記各
抵抗Ｒ間と第二の電源Ｖ２との間には、それぞれ第二の
電流源回路６が接続され、前記各ＭＯＳトランジスタＴ
r3，Ｔr4に流れるドレイン電流を一致させるように、前
記第二の電流源回路６のいずれか一つが活性化される。
明図である。すなわち、第一の電源Ｖ１から第一の電流
源回路５を介して同一のドレイン電流が供給される一対
のＭＯＳトランジスタＴr3，Ｔr4のゲートに入力信号Ｉ
Ｎ１，ＩＮ２がそれぞれ入力され、前記ＭＯＳトランジ
スタＴr3，Ｔr4の少なくとも一方のドレインから出力信
号ＰＯが出力され、前記ＭＯＳトランジスタＴr3，Ｔr4
のソース間には複数の抵抗Ｒが直列に接続され、前記各
抵抗Ｒ間と第二の電源Ｖ２との間には、それぞれ第二の
電流源回路６が接続され、前記各ＭＯＳトランジスタＴ
r3，Ｔr4に流れるドレイン電流を一致させるように、前
記第二の電流源回路６のいずれか一つが活性化される。
【００１０】請求項２では、第一の電源から第一の電流
源回路を介して同一のドレイン電流が供給される一対の
ＭＯＳトランジスタのゲートに入力信号がそれぞれ入力
され、前記ＭＯＳトランジスタのソース間には複数の抵
抗が直列に接続され、前記各抵抗間と第二の電源との間
には、それぞれ第二の電流源回路が接続されて入力回路
が構成され、前記入力回路の少なくとも一方のＭＯＳト
ランジスタのドレインから出力される信号に基づいて出
力回路から出力信号が出力され、前記第二の電流源回路
のいずれか一つを活性化することにより、前記出力回路
から出力される出力信号のオフセット電圧がキャンセル
される。
源回路を介して同一のドレイン電流が供給される一対の
ＭＯＳトランジスタのゲートに入力信号がそれぞれ入力
され、前記ＭＯＳトランジスタのソース間には複数の抵
抗が直列に接続され、前記各抵抗間と第二の電源との間
には、それぞれ第二の電流源回路が接続されて入力回路
が構成され、前記入力回路の少なくとも一方のＭＯＳト
ランジスタのドレインから出力される信号に基づいて出
力回路から出力信号が出力され、前記第二の電流源回路
のいずれか一つを活性化することにより、前記出力回路
から出力される出力信号のオフセット電圧がキャンセル
される。
【００１１】請求項３では、アナログ回路として搭載さ
れるオペアンプ回路の入力回路は、第一の電源から第一
の電流源回路を介して同一のドレイン電流が供給される
一対のＭＯＳトランジスタのゲートに入力信号がそれぞ
れ入力され、前記ＭＯＳトランジスタのソース間に複数
の抵抗が直列に接続され、前記各抵抗間と第二の電源と
の間に、それぞれ第二の電流源回路が接続され、前記デ
ジタル回路には、前記オペアンプ回路の出力信号をＡ／
Ｄ変換した信号と、あらかじめ設定された基準信号とを
比較して、前記オペアンプ回路の出力オフセット電圧を
キャンセルするように、前記第二の電流源回路のいずれ
か一つを活性化する制御信号を出力するデジタル制御部
が設けられる。
れるオペアンプ回路の入力回路は、第一の電源から第一
の電流源回路を介して同一のドレイン電流が供給される
一対のＭＯＳトランジスタのゲートに入力信号がそれぞ
れ入力され、前記ＭＯＳトランジスタのソース間に複数
の抵抗が直列に接続され、前記各抵抗間と第二の電源と
の間に、それぞれ第二の電流源回路が接続され、前記デ
ジタル回路には、前記オペアンプ回路の出力信号をＡ／
Ｄ変換した信号と、あらかじめ設定された基準信号とを
比較して、前記オペアンプ回路の出力オフセット電圧を
キャンセルするように、前記第二の電流源回路のいずれ
か一つを活性化する制御信号を出力するデジタル制御部
が設けられる。
【００１２】（作用）請求項１では、第二の電流源回路
６のいずれか一つが活性化されて、ＭＯＳトランジスタ
Ｔr3，Ｔr4に同一値のドレイン電流が流れる。
６のいずれか一つが活性化されて、ＭＯＳトランジスタ
Ｔr3，Ｔr4に同一値のドレイン電流が流れる。
【００１３】請求項２では、オペアンプ回路の入力回路
の第二の電流源回路のいずれか一つが活性化されて、オ
ペアンプ回路の出力信号のオフセット電圧がキャンセル
される。
の第二の電流源回路のいずれか一つが活性化されて、オ
ペアンプ回路の出力信号のオフセット電圧がキャンセル
される。
【００１４】請求項３では、デジタル制御部から信号さ
れる制御信号に基づいて、オペアンプ回路の入力回路の
第二の電流源回路のいずれか一つが活性化されて、オペ
アンプ回路の出力信号のオフセット電圧がキャンセルさ
れる。
れる制御信号に基づいて、オペアンプ回路の入力回路の
第二の電流源回路のいずれか一つが活性化されて、オペ
アンプ回路の出力信号のオフセット電圧がキャンセルさ
れる。
【００１５】
【発明の実施の形態】図２は、この発明を具体化したオ
ペアンプ回路１の入力段の一実施の形態を示す。
ペアンプ回路１の入力段の一実施の形態を示す。
【００１６】ＰチャネルＭＯＳトランジスタＴr1，Ｔr2
のソースは電源Ｖccに接続される。前記トランジスタＴ
r1のドレインは、トランジスタＴr1，Ｔr2のゲート及び
ＮチャネルＭＯＳトランジスタＴr3のドレインに接続さ
れる。また、前記トランジスタＴr2のドレインは、Ｎチ
ャネルＭＯＳトランジスタＴr4のドレインに接続され
る。前記トランジスタＴr2，Ｔr4のドレインからオペア
ンプ回路１の出力段に出力信号ＰＯが出力される。
のソースは電源Ｖccに接続される。前記トランジスタＴ
r1のドレインは、トランジスタＴr1，Ｔr2のゲート及び
ＮチャネルＭＯＳトランジスタＴr3のドレインに接続さ
れる。また、前記トランジスタＴr2のドレインは、Ｎチ
ャネルＭＯＳトランジスタＴr4のドレインに接続され
る。前記トランジスタＴr2，Ｔr4のドレインからオペア
ンプ回路１の出力段に出力信号ＰＯが出力される。
【００１７】前記トランジスタＴr3，Ｔr4のゲートに
は、入力信号ＩＮ１，ＩＮ２が入力される。前記トラン
ジスタＴr3，Ｔr4のソース間には同一抵抗値のｎ個の抵
抗Ｒ１〜Ｒｎが直列に接続され、各抵抗Ｒ１〜Ｒｎの接
続点は、それぞれ電流源として動作するＮチャネルＭＯ
ＳトランジスタＴrs１〜Ｔrs（ｎ−１）を介してグラン
ドＧＮＤに接続される。
は、入力信号ＩＮ１，ＩＮ２が入力される。前記トラン
ジスタＴr3，Ｔr4のソース間には同一抵抗値のｎ個の抵
抗Ｒ１〜Ｒｎが直列に接続され、各抵抗Ｒ１〜Ｒｎの接
続点は、それぞれ電流源として動作するＮチャネルＭＯ
ＳトランジスタＴrs１〜Ｔrs（ｎ−１）を介してグラン
ドＧＮＤに接続される。
【００１８】前記電流源トランジスタＴrs１〜Ｔrs（ｎ
−１）のゲートには、それぞれスイッチ回路ＳＷ１〜Ｓ
Ｗ（ｎ−１）を介して、グランドＧＮＤレベルとバイア
ス電圧生成回路２から出力されるバイアス電圧ＶB との
いずれかが入力される。
−１）のゲートには、それぞれスイッチ回路ＳＷ１〜Ｓ
Ｗ（ｎ−１）を介して、グランドＧＮＤレベルとバイア
ス電圧生成回路２から出力されるバイアス電圧ＶB との
いずれかが入力される。
【００１９】前記バイアス電圧生成回路２は、Ｎチャネ
ルＭＯＳトランジスタＴr5のゲート及びドレインが抵抗
ＲB を介して電源Ｖccに接続され、同トランジスタＴr5
のソースはグランドＧＮＤに接続される。
ルＭＯＳトランジスタＴr5のゲート及びドレインが抵抗
ＲB を介して電源Ｖccに接続され、同トランジスタＴr5
のソースはグランドＧＮＤに接続される。
【００２０】従って、抵抗ＲB とトランジスタＴr5のオ
ン抵抗の抵抗値の比に基づいて定電圧となるバイアス電
圧ＶB が出力される。前記スイッチ回路ＳＷ１〜ＳＷ
（ｎ−１）には、後記デジタル制御部から出力される制
御信号ＣＳ１〜ＣＳ（ｎ−１）が入力される。そして、
制御信号ＣＳ１〜ＣＳ（ｎ−１）は、いずれか一つがＨ
レベルとなり、スイッチ回路ＳＷ１〜ＳＷ（ｎ−１）は
Ｈレベルの制御信号に基づいて、バイアス電圧ＶB を対
応するトランジスタのゲートに供給する。
ン抵抗の抵抗値の比に基づいて定電圧となるバイアス電
圧ＶB が出力される。前記スイッチ回路ＳＷ１〜ＳＷ
（ｎ−１）には、後記デジタル制御部から出力される制
御信号ＣＳ１〜ＣＳ（ｎ−１）が入力される。そして、
制御信号ＣＳ１〜ＣＳ（ｎ−１）は、いずれか一つがＨ
レベルとなり、スイッチ回路ＳＷ１〜ＳＷ（ｎ−１）は
Ｈレベルの制御信号に基づいて、バイアス電圧ＶB を対
応するトランジスタのゲートに供給する。
【００２１】前記制御信号ＣＳ１〜ＣＳ（ｎ−１）の生
成回路を図３に示す。前記オペアンプ回路１の出力信号
ＯＵＴは、Ａ／Ｄ変換器３に入力され、アナログ電圧で
ある出力信号ＯＵＴがデジタル値に変換される。
成回路を図３に示す。前記オペアンプ回路１の出力信号
ＯＵＴは、Ａ／Ｄ変換器３に入力され、アナログ電圧で
ある出力信号ＯＵＴがデジタル値に変換される。
【００２２】前記Ａ／Ｄ変換器３の出力信号は、デジタ
ル制御部４に入力される。前記デジタル制御部４には、
前記Ａ／Ｄ変換器３の出力信号とともに、基準信号ＤR
が入力される。
ル制御部４に入力される。前記デジタル制御部４には、
前記Ａ／Ｄ変換器３の出力信号とともに、基準信号ＤR
が入力される。
【００２３】この基準信号ＤR は、入力信号ＩＮ１，Ｉ
Ｎ２が同一レベルとなったときに、オペアンプ回路１の
オフセットを生じていない出力信号ＯＵＴに相当するデ
ジタル値である。
Ｎ２が同一レベルとなったときに、オペアンプ回路１の
オフセットを生じていない出力信号ＯＵＴに相当するデ
ジタル値である。
【００２４】そして、前記デジタル制御部４はＡ／Ｄ変
換器の出力信号と基準信号ＤR とを比較して、Ａ／Ｄ変
換器の出力信号を基準信号ＤR に一致させるような制御
信号ＣＳ１〜ＣＳ（ｎ−１）をオペアンプ回路１に出力
する。
換器の出力信号と基準信号ＤR とを比較して、Ａ／Ｄ変
換器の出力信号を基準信号ＤR に一致させるような制御
信号ＣＳ１〜ＣＳ（ｎ−１）をオペアンプ回路１に出力
する。
【００２５】次に、上記のように構成されたオペアンプ
回路の入力段の作用を説明する。この入力段は、入力信
号ＩＮ１，ＩＮ２の電位差を増幅した信号ＰＯを出力段
に出力する。そして、出力段は入力信号ＰＯに基づいて
出力信号ＯＵＴを出力する。
回路の入力段の作用を説明する。この入力段は、入力信
号ＩＮ１，ＩＮ２の電位差を増幅した信号ＰＯを出力段
に出力する。そして、出力段は入力信号ＰＯに基づいて
出力信号ＯＵＴを出力する。
【００２６】入力信号ＩＮ１，ＩＮ２が同レベルとなる
とき、このオペアンプ回路１では、入力段のトランジス
タＴr3，Ｔr4に流れるドレイン電流が同一となって、そ
の状態での信号ＰＯに基づいて、出力段から例えば０Ｖ
の所定レベルの出力信号ＯＵＴを出力することが望まし
い。
とき、このオペアンプ回路１では、入力段のトランジス
タＴr3，Ｔr4に流れるドレイン電流が同一となって、そ
の状態での信号ＰＯに基づいて、出力段から例えば０Ｖ
の所定レベルの出力信号ＯＵＴを出力することが望まし
い。
【００２７】実際には、プロセスのばらつき等により、
入力信号ＩＮ１，ＩＮ２が同一レベルとなっても、トラ
ンジスタＴr3，Ｔr4に流れるドレイン電流は同一とはな
らない。
入力信号ＩＮ１，ＩＮ２が同一レベルとなっても、トラ
ンジスタＴr3，Ｔr4に流れるドレイン電流は同一とはな
らない。
【００２８】そして、入力段から出力される信号ＰＯに
基づいて出力段から出力される出力信号ＯＵＴにオフセ
ット電圧が生じると、デジタル制御部４では、Ａ／Ｄ変
換器３の出力信号を、基準信号ＤR と一致させるよう
に、制御信号ＣＳ１〜ＣＳ（ｎ−１）をオペアンプ回路
１に出力する。
基づいて出力段から出力される出力信号ＯＵＴにオフセ
ット電圧が生じると、デジタル制御部４では、Ａ／Ｄ変
換器３の出力信号を、基準信号ＤR と一致させるよう
に、制御信号ＣＳ１〜ＣＳ（ｎ−１）をオペアンプ回路
１に出力する。
【００２９】すると、入力段では制御信号ＣＳ１〜ＣＳ
（ｎ−１）に基づいて、電流源トランジスタＴrs１〜Ｔ
rs（ｎ−１）のうち、トランジスタＴr3，Ｔr4に流れる
ドレイン電流を一致させるような電流源トランジスタが
選択されてオンされる。
（ｎ−１）に基づいて、電流源トランジスタＴrs１〜Ｔ
rs（ｎ−１）のうち、トランジスタＴr3，Ｔr4に流れる
ドレイン電流を一致させるような電流源トランジスタが
選択されてオンされる。
【００３０】トランジスタＴr4に流れるドレイン電流が
トランジスタＴr3に流れるドレイン電流より大きい場合
には、電流源トランジスタとトランジスタＴr4との間の
抵抗値が大きくなるように電流源トランジスタＴrs１〜
Ｔrs（ｎ−１）のいずれかが選択される。
トランジスタＴr3に流れるドレイン電流より大きい場合
には、電流源トランジスタとトランジスタＴr4との間の
抵抗値が大きくなるように電流源トランジスタＴrs１〜
Ｔrs（ｎ−１）のいずれかが選択される。
【００３１】そして、トランジスタＴr3，Ｔr4と電流源
トランジスタとの間の抵抗値を調整することにより、ト
ランジスタＴr3，Ｔr4のドレイン電流が一致するように
調整される。
トランジスタとの間の抵抗値を調整することにより、ト
ランジスタＴr3，Ｔr4のドレイン電流が一致するように
調整される。
【００３２】従って、同一レベルの入力信号ＩＮ１，Ｉ
Ｎ２が入力されたとき、オペアンプ回路１の出力信号Ｏ
ＵＴがオフセット電圧を含まない所定レベルに調整され
る。上記のように構成されたオペアンプ回路１では、次
に示す作用効果を得ることができる。 （イ）入力段の複数の電流源トランジスタＴrs１〜Ｔrs
（ｎ−１）の中から一つを選択してオンさせると、オン
された電流源トランジスタとトランジスタＴr3，Ｔr4と
の間の抵抗値を調整することができる。その抵抗値の調
整により、トランジスタＴr3，Ｔr4に流れるドレイン電
流が一致するように調整することができる。 （ロ）入力段のトランジスタＴr3，Ｔr4に流れるドレイ
ン電流が一致するように調整することにより、オペアン
プ回路１の出力信号ＯＵＴのオフセット電圧をキャンセ
ルするように調整することができる。 （ハ）オペアンプ回路１のオフセット電圧を外付け抵抗
を接続することなくキャンセルすることができるので、
チップの外部端子数の増大を防止することができる。 （ニ）アナログ回路とデジタル回路を混載した半導体集
積回路装置において、ＭＯＳトランジスタで構成される
オペアンプ回路１のオフセット電圧を、外付け抵抗を接
続することなく、キャンセルすることができる。
Ｎ２が入力されたとき、オペアンプ回路１の出力信号Ｏ
ＵＴがオフセット電圧を含まない所定レベルに調整され
る。上記のように構成されたオペアンプ回路１では、次
に示す作用効果を得ることができる。 （イ）入力段の複数の電流源トランジスタＴrs１〜Ｔrs
（ｎ−１）の中から一つを選択してオンさせると、オン
された電流源トランジスタとトランジスタＴr3，Ｔr4と
の間の抵抗値を調整することができる。その抵抗値の調
整により、トランジスタＴr3，Ｔr4に流れるドレイン電
流が一致するように調整することができる。 （ロ）入力段のトランジスタＴr3，Ｔr4に流れるドレイ
ン電流が一致するように調整することにより、オペアン
プ回路１の出力信号ＯＵＴのオフセット電圧をキャンセ
ルするように調整することができる。 （ハ）オペアンプ回路１のオフセット電圧を外付け抵抗
を接続することなくキャンセルすることができるので、
チップの外部端子数の増大を防止することができる。 （ニ）アナログ回路とデジタル回路を混載した半導体集
積回路装置において、ＭＯＳトランジスタで構成される
オペアンプ回路１のオフセット電圧を、外付け抵抗を接
続することなく、キャンセルすることができる。
【００３３】なお、前記実施の形態のＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタ及び電源
を入れ換えた入力段についても同様に実施することがで
きる。
トランジスタとＮチャネルＭＯＳトランジスタ及び電源
を入れ換えた入力段についても同様に実施することがで
きる。
【００３４】
【発明の効果】以上詳述したように、この発明は外付け
抵抗を接続することなく、オフセット電圧を解消し得る
オペアンプ回路を提供することができる。
抵抗を接続することなく、オフセット電圧を解消し得る
オペアンプ回路を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 一実施の形態の入力差動回路を示す回路図で
ある。
ある。
【図３】 一実施の形態を示すブロック図である。
５ 第一の電流源回路 ６ 第二の電流源回路 Ｖ１ 第一の電源 Ｖ２ 第二の電源 Ｔr3，Ｔr4 ＭＯＳトランジスタ ＩＮ１，ＩＮ２ 入力信号 Ｒ 抵抗 ＰＯ 出力信号
Claims (3)
- 【請求項１】 第一の電源から第一の電流源回路を介し
て同一のドレイン電流が供給される一対のＭＯＳトラン
ジスタのゲートに入力信号をそれぞれ入力し、前記ＭＯ
Ｓトランジスタの少なくとも一方のドレインから出力信
号を出力し、前記ＭＯＳトランジスタのソース間には複
数の抵抗を直列に接続し、前記各抵抗間と第二の電源と
の間には、それぞれ第二の電流源回路を接続し、前記各
ＭＯＳトランジスタに流れるドレイン電流を一致させる
ように、前記第二の電流源回路のいずれか一つを活性化
することを特徴とする入力回路。 - 【請求項２】 第一の電源から第一の電流源回路を介し
て同一のドレイン電流が供給される一対のＭＯＳトラン
ジスタのゲートに入力信号をそれぞれ入力し、前記ＭＯ
Ｓトランジスタのソース間には複数の抵抗を直列に接続
し、前記各抵抗間と第二の電源との間には、それぞれ第
二の電流源回路を接続して入力回路を構成し、前記入力
回路の少なくとも一方のＭＯＳトランジスタのドレイン
から出力される信号に基づいて出力回路から出力信号を
出力し、前記第二の電流源回路のいずれか一つを活性化
することにより、前記出力回路から出力される出力信号
のオフセット電圧をキャンセルすることを特徴とするオ
ペアンプ回路。 - 【請求項３】 アナログ回路と、デジタル回路とを同一
チップ上に混載した半導体集積回路装置であって、 アナログ回路として搭載されるオペアンプ回路の入力回
路は、第一の電源から第一の電流源回路を介して同一の
ドレイン電流が供給される一対のＭＯＳトランジスタの
ゲートに入力信号をそれぞれ入力し、前記ＭＯＳトラン
ジスタのソース間に複数の抵抗を直列に接続し、前記各
抵抗間と第二の電源との間に、それぞれ第二の電流源回
路を接続して構成し、 前記デジタル回路には、前記オペアンプ回路の出力信号
をＡ／Ｄ変換した信号と、あらかじめ設定された基準信
号とを比較して、前記オペアンプ回路の出力オフセット
電圧をキャンセルするように、前記第二の電流源回路の
いずれか一つを活性化する制御信号を出力するデジタル
制御部を設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047345A JPH09246885A (ja) | 1996-03-05 | 1996-03-05 | 入力回路及びオペアンプ回路並びに半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047345A JPH09246885A (ja) | 1996-03-05 | 1996-03-05 | 入力回路及びオペアンプ回路並びに半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246885A true JPH09246885A (ja) | 1997-09-19 |
Family
ID=12772579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8047345A Withdrawn JPH09246885A (ja) | 1996-03-05 | 1996-03-05 | 入力回路及びオペアンプ回路並びに半導体集積回路装置 |
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| JP (1) | JPH09246885A (ja) |
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-
1996
- 1996-03-05 JP JP8047345A patent/JPH09246885A/ja not_active Withdrawn
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