JP3039970B2 - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JP3039970B2 JP3039970B2 JP2221311A JP22131190A JP3039970B2 JP 3039970 B2 JP3039970 B2 JP 3039970B2 JP 2221311 A JP2221311 A JP 2221311A JP 22131190 A JP22131190 A JP 22131190A JP 3039970 B2 JP3039970 B2 JP 3039970B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、CMOS（相補型MOS）集積回路に関し、例
えば出力信号としてECL（エミッタ・カップルド・ロジ
ック）のように動作電圧に対して中間レベルとされる出
力信号を形成する回路に利用して有効な技術に関するも
のである。
えば出力信号としてECL（エミッタ・カップルド・ロジ
ック）のように動作電圧に対して中間レベルとされる出
力信号を形成する回路に利用して有効な技術に関するも
のである。
伝送線路のインピーダンスに一致するように出力MOSF
ET（絶縁ゲート型電界効果トランジスタ、以下同じ）の
オン抵抗値を制御する方法が、特開昭62−38616号公
報、特開昭62−109426号公報において論じられている。
ET（絶縁ゲート型電界効果トランジスタ、以下同じ）の
オン抵抗値を制御する方法が、特開昭62−38616号公
報、特開昭62−109426号公報において論じられている。
上記の従来技術にあっては、インターフェイスレベル
をCMOSレベルと限定し、送端終端する場合についてだけ
しか検討されていない。
をCMOSレベルと限定し、送端終端する場合についてだけ
しか検討されていない。
本願発明者において、CMOS回路の低動作電圧の検討を
行った際、インターフェイスレベルとして従来のECL回
路との共存を考えてECLレベルにすることを考えた。こ
の場合、周知のようにECLレベルのハイレベルが動作電
圧に対して−0.8V程度の中間レベルであることから、CM
OS回路を用いて上記のような中間レベルの信号を高精度
で形成することが必要になった。
行った際、インターフェイスレベルとして従来のECL回
路との共存を考えてECLレベルにすることを考えた。こ
の場合、周知のようにECLレベルのハイレベルが動作電
圧に対して−0.8V程度の中間レベルであることから、CM
OS回路を用いて上記のような中間レベルの信号を高精度
で形成することが必要になった。
この発明の目的は、動作電圧に対して中間レベルの信
号を高精度で出力させることを可能にした出力回路を備
えたCMOS集積回路を提供することにある。
号を高精度で出力させることを可能にした出力回路を備
えたCMOS集積回路を提供することにある。
この発明の他の目的は、ECLレベルの出力信号を形成
する出力回路を備えたCMOS集積回路を提供することにあ
る。
する出力回路を備えたCMOS集積回路を提供することにあ
る。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
並列形態にされた出力MOSFETのゲートに論理ゲート回路
を介して共通の入力信号を供給するとともに、出力信号
のレベルに応じて上記論理ゲート回路の制御信号を形成
して実際に動作させられる出力MOSFETの数を調整する。
又は可変抵抗素子として作用するMOSFETと入力信号を受
けるMOSFETとからなる直列回路を設けて、出力信号のレ
ベルに応じた制御電圧を形成して上記可変抵抗素子のゲ
ートに供給する。従来、特開平２ー5616号や、特開平２
ー170572号では、並列接続されたMOSFETのゲートに制御
信号を与えて、MOSFETの動作状態を制御する事が知られ
ていたが、本発明のように出力信号レベルに基づいて自
動制御する手法は知られていなかった。
要を簡単に説明すれば、下記の通りである。すなわち、
並列形態にされた出力MOSFETのゲートに論理ゲート回路
を介して共通の入力信号を供給するとともに、出力信号
のレベルに応じて上記論理ゲート回路の制御信号を形成
して実際に動作させられる出力MOSFETの数を調整する。
又は可変抵抗素子として作用するMOSFETと入力信号を受
けるMOSFETとからなる直列回路を設けて、出力信号のレ
ベルに応じた制御電圧を形成して上記可変抵抗素子のゲ
ートに供給する。従来、特開平２ー5616号や、特開平２
ー170572号では、並列接続されたMOSFETのゲートに制御
信号を与えて、MOSFETの動作状態を制御する事が知られ
ていたが、本発明のように出力信号レベルに基づいて自
動制御する手法は知られていなかった。
上記した手段によれば、実際の動作させられる並列形
態の出力MOSFETの数又は出力MOSFETに直列形成にされた
可変抵抗素子としてのMOSFETにより抵抗値の調整が可能
になるから、動作電圧に対して中間レベルにされた所望
の出力信号を得ることができる。
態の出力MOSFETの数又は出力MOSFETに直列形成にされた
可変抵抗素子としてのMOSFETにより抵抗値の調整が可能
になるから、動作電圧に対して中間レベルにされた所望
の出力信号を得ることができる。
第１図には、この発明に係るCMOS集積回路に設けられ
る出力回路の一実施例の回路図が示されている。
る出力回路の一実施例の回路図が示されている。
この実施例のCMOS集積回路は、出力すべき信号Ｄを形
成する図示しない内部回路がCMOS回路により構成され
る。そして、上記信号ＤはECLレベルの出力信号を形成
する次のような出力回路を通して出力される。すなわ
ち、この実施例のCMOS回路は、内部がCMOS回路により構
成され、出力回路がECLインターフェイスにより構成さ
れる。なお、図示しないけれども、入力回路もECL入力
信号を受けてCMOSレベルに変換するECLインターフェイ
ス構成にされる。
成する図示しない内部回路がCMOS回路により構成され
る。そして、上記信号ＤはECLレベルの出力信号を形成
する次のような出力回路を通して出力される。すなわ
ち、この実施例のCMOS回路は、内部がCMOS回路により構
成され、出力回路がECLインターフェイスにより構成さ
れる。なお、図示しないけれども、入力回路もECL入力
信号を受けてCMOSレベルに変換するECLインターフェイ
ス構成にされる。
この実施例では、上記のようなECLインターフェイス
に対応して、動作電圧としては通常のECL回路における
−5.2Vのような大きな電圧ではなく、ECLレベルにおけ
るロウレベルに対応した低い−2.4V程度のような電圧VT
が用いられる。それ故、上記入力回路としてロウレベル
側をレベル変換する必要がないから、−0.8〜−2.4のよ
うな小振幅のECL信号を０〜−2.4の信号振幅に増幅する
CMOS回路をそのまま利用することができる。
に対応して、動作電圧としては通常のECL回路における
−5.2Vのような大きな電圧ではなく、ECLレベルにおけ
るロウレベルに対応した低い−2.4V程度のような電圧VT
が用いられる。それ故、上記入力回路としてロウレベル
側をレベル変換する必要がないから、−0.8〜−2.4のよ
うな小振幅のECL信号を０〜−2.4の信号振幅に増幅する
CMOS回路をそのまま利用することができる。
半導体集積回路に形成されるMOSFETのコンダクタンス
（オン抵抗値）は、比較的大きなプロセスバラツキや温
度依存性を持つ。それ故、このようなプロセスバラツキ
や温度依存性を補償された出力信号を形成するために、
次のような出力回路が用いられる。
（オン抵抗値）は、比較的大きなプロセスバラツキや温
度依存性を持つ。それ故、このようなプロセスバラツキ
や温度依存性を補償された出力信号を形成するために、
次のような出力回路が用いられる。
ＰチャンネルMOSFETQ1ないしQ5は、並列形態に接続さ
れる。例えば、MOSFETQ1のサイズ（チャネル幅）を１に
設定した場合には、MOSFETQ2は21に、MOSFETQ3は22に、
MOSFETQ4は23に、MOSFETQ5は24のように２進の重みを持
って設定される。なお、この場合の各MOSFETQ1〜Q5のチ
ャンネル長は同一とするものである。上記MOSFETQ1〜Q5
の組み合わせにより、31通りのコンダクタンスを設定す
ることができる。そして、そのほゞ中間のコンダクタン
スに対応したMOSFETQ1のコンダクタンスがプロセスバラ
ツキや温度変動を考慮して目標とするECLハイレベルを
形成する場合の最小抵抗値に合わせて形成される。
れる。例えば、MOSFETQ1のサイズ（チャネル幅）を１に
設定した場合には、MOSFETQ2は21に、MOSFETQ3は22に、
MOSFETQ4は23に、MOSFETQ5は24のように２進の重みを持
って設定される。なお、この場合の各MOSFETQ1〜Q5のチ
ャンネル長は同一とするものである。上記MOSFETQ1〜Q5
の組み合わせにより、31通りのコンダクタンスを設定す
ることができる。そして、そのほゞ中間のコンダクタン
スに対応したMOSFETQ1のコンダクタンスがプロセスバラ
ツキや温度変動を考慮して目標とするECLハイレベルを
形成する場合の最小抵抗値に合わせて形成される。
このMOSFETQ1のゲートには、CMOSインバータ回路N1を
通して出力すべき信号Ｄが供給される。残りの４つのMO
SFETQ2〜Q5のゲートには、それぞれCMOSナンドゲート回
路G2〜G5の出力信号が供給される。これらのナンドゲー
ト回路G2〜G5の一方の入力には、出力すべき信号Ｄが共
通に供給され、他方の入力にはレベルセンス制御回路に
より形成された制御信号が供給される。
通して出力すべき信号Ｄが供給される。残りの４つのMO
SFETQ2〜Q5のゲートには、それぞれCMOSナンドゲート回
路G2〜G5の出力信号が供給される。これらのナンドゲー
ト回路G2〜G5の一方の入力には、出力すべき信号Ｄが共
通に供給され、他方の入力にはレベルセンス制御回路に
より形成された制御信号が供給される。
レベルセンス制御回路は、半導体集積回路の外部抵抗
により形成された抵抗回路により形成されたECLハイレ
ベル（“H"）を形成して電圧端子V2に入力する。この電
圧端子V2のハイレベルを基準にし、上記MOSFETQ1と同じ
コンダクタンスを持つようにされた内部のダミー出力MO
SFETと終端抵抗RTとにより、電圧端子V3においてモニタ
ー電圧を発生させる。そして、両電圧端子V2とV3の電圧
との差分から補償電圧を算出し、上記ナンドゲート回路
に供給される制御電圧を形成する。上記のようにMOSFET
Q1のコンダクタンスが最小に設定されているから、上記
電圧端子V2から入力される基準電圧が高くされる。それ
故、その差分に対応して動作させられるMOSFETの組み合
わせ選ばれて、それに対応する制御信号がハイレベル
（論理“1"）にされる。このように制御信号がハイレベ
ルにされたナンドゲート回路は、ゲートを開いて実質的
にはインバータ回路として作用し、信号Ｄを反転して出
力MOSFETQ2〜Q5のゲートに供給される。これにより、MO
SFETQ1とそれと並列形態にされるMOSFETQ2〜Q5のうらの
いずれかが組み合わされて動作させられる。これによ
り、出力端子から出力される電圧V1のハイレベルは、電
圧端子V2により設定した基準電圧としてのECLハイレベ
ルに対応した電圧にされる。なお、信号Ｄがロウレベル
のときには、インバータ回路N1及び制御信号により選ば
れたナンドゲート回路の出力信号がハイレベルにされ、
制御信号のロウレベルにより選ばれないナンドゲート回
路の出力信号がハイレベルに固定されることから、いず
れの出力MOSFETQ1なしいQ5もオフ状態にされる。これに
より、出力端子の電圧V2は、電源電圧としての電圧VTが
終端抵抗RTや特性インピーダンスがZ0の伝送路を通して
伝えられることによって形成されるロウレベルとなる。
により形成された抵抗回路により形成されたECLハイレ
ベル（“H"）を形成して電圧端子V2に入力する。この電
圧端子V2のハイレベルを基準にし、上記MOSFETQ1と同じ
コンダクタンスを持つようにされた内部のダミー出力MO
SFETと終端抵抗RTとにより、電圧端子V3においてモニタ
ー電圧を発生させる。そして、両電圧端子V2とV3の電圧
との差分から補償電圧を算出し、上記ナンドゲート回路
に供給される制御電圧を形成する。上記のようにMOSFET
Q1のコンダクタンスが最小に設定されているから、上記
電圧端子V2から入力される基準電圧が高くされる。それ
故、その差分に対応して動作させられるMOSFETの組み合
わせ選ばれて、それに対応する制御信号がハイレベル
（論理“1"）にされる。このように制御信号がハイレベ
ルにされたナンドゲート回路は、ゲートを開いて実質的
にはインバータ回路として作用し、信号Ｄを反転して出
力MOSFETQ2〜Q5のゲートに供給される。これにより、MO
SFETQ1とそれと並列形態にされるMOSFETQ2〜Q5のうらの
いずれかが組み合わされて動作させられる。これによ
り、出力端子から出力される電圧V1のハイレベルは、電
圧端子V2により設定した基準電圧としてのECLハイレベ
ルに対応した電圧にされる。なお、信号Ｄがロウレベル
のときには、インバータ回路N1及び制御信号により選ば
れたナンドゲート回路の出力信号がハイレベルにされ、
制御信号のロウレベルにより選ばれないナンドゲート回
路の出力信号がハイレベルに固定されることから、いず
れの出力MOSFETQ1なしいQ5もオフ状態にされる。これに
より、出力端子の電圧V2は、電源電圧としての電圧VTが
終端抵抗RTや特性インピーダンスがZ0の伝送路を通して
伝えられることによって形成されるロウレベルとなる。
なお、上記のようなレベルセンス制御回路により形成
された制御信号は、他の１ないし複数からなる出力回路
の同様なゲート回路に同様に供給される。
された制御信号は、他の１ないし複数からなる出力回路
の同様なゲート回路に同様に供給される。
第３図には、上記レベルセンス制御回路の一実施例の
回路図が示されている。
回路図が示されている。
この実施例では、上記のように出力MOSFETQ1〜Q5のコ
ンダクタンスが２進の重みを持って形成されることに対
応して、上記基準電圧が供給される電圧端子V2の電圧が
アナログ／ディジタル変換回路ADC1に入力されてディジ
タル信号Ａにされる。
ンダクタンスが２進の重みを持って形成されることに対
応して、上記基準電圧が供給される電圧端子V2の電圧が
アナログ／ディジタル変換回路ADC1に入力されてディジ
タル信号Ａにされる。
また、MOSFETQ8は、上記MOSFETQ1と同じサイズのダミ
ー出力MOSFETを構成し、そのゲートにはインバータ回路
N2を通して定常的にロウレベルの信号が供給されること
によってオン状態に維持される。このMOSFETQ8のソース
には、電圧端子V3を介して終端抵抗RTが接続される。こ
れにより、電圧端子V3には、上記出力MOSFETQ1のみがオ
ン状態にされたときに形成されるハイレベルの出力信号
と同じレベルにされた電圧が形成される。このように形
成されたモニター電圧は、アナログ／ディジタル変換回
路ADC2によりディジタル信号Ｂにされる。減算回路Ａ−
Ｂは、上記ディジタル化された信号Ａ−Ｂの減算を行
い、その差分に対応したディジタル信号を出力する。こ
の出力信号を上記のような出力回路のナンドゲート回路
G2〜G5の制御電圧として用いることにより、上記差分を
補償するように出力MOSFETQ2〜Q5が出力MOSFETQ1と組み
合わされて動作させられることよって、上記電圧端子V2
から供給した基準電圧に対応したECLハイレベルを出力
端子（V1）から得ることができる。
ー出力MOSFETを構成し、そのゲートにはインバータ回路
N2を通して定常的にロウレベルの信号が供給されること
によってオン状態に維持される。このMOSFETQ8のソース
には、電圧端子V3を介して終端抵抗RTが接続される。こ
れにより、電圧端子V3には、上記出力MOSFETQ1のみがオ
ン状態にされたときに形成されるハイレベルの出力信号
と同じレベルにされた電圧が形成される。このように形
成されたモニター電圧は、アナログ／ディジタル変換回
路ADC2によりディジタル信号Ｂにされる。減算回路Ａ−
Ｂは、上記ディジタル化された信号Ａ−Ｂの減算を行
い、その差分に対応したディジタル信号を出力する。こ
の出力信号を上記のような出力回路のナンドゲート回路
G2〜G5の制御電圧として用いることにより、上記差分を
補償するように出力MOSFETQ2〜Q5が出力MOSFETQ1と組み
合わされて動作させられることよって、上記電圧端子V2
から供給した基準電圧に対応したECLハイレベルを出力
端子（V1）から得ることができる。
第２図には、この発明に係るCMOS集積回路に設けられ
る出力回路の他の一実施例の回路図が示されている。
る出力回路の他の一実施例の回路図が示されている。
この実施例では、前記第１図の実施例のようにディジ
タル的なECLハイレベルの補償に代えて、アナログ的にE
CLハイレベルの補償を行うようにするものである。
タル的なECLハイレベルの補償に代えて、アナログ的にE
CLハイレベルの補償を行うようにするものである。
可変抵抗素子としてＰチャンネルMOSFETQ6に直列形態
にＰチャンネル出力MOSFETQ7が接続される。このMOSFET
Q7のゲートには、駆動回路としてのCMOSインバータ回路
N1を介して出力すべき信号Ｄが供給される。この駆動MO
SFETQ7のコンダクタンスは、ECLハイレベルを得るに十
分大きなコンダクタンスを持つよう大きなサイズに形成
される。それ故、特に制限されないが、上記可変抵抗素
子Q6と出力MOSFETQ7からなる合成コンダクタンスは、ほ
ゞMOSFETQ6のコンダクタンスが支配的となって決定され
る。
にＰチャンネル出力MOSFETQ7が接続される。このMOSFET
Q7のゲートには、駆動回路としてのCMOSインバータ回路
N1を介して出力すべき信号Ｄが供給される。この駆動MO
SFETQ7のコンダクタンスは、ECLハイレベルを得るに十
分大きなコンダクタンスを持つよう大きなサイズに形成
される。それ故、特に制限されないが、上記可変抵抗素
子Q6と出力MOSFETQ7からなる合成コンダクタンスは、ほ
ゞMOSFETQ6のコンダクタンスが支配的となって決定され
る。
レベルセンス制御回路は、前記同様に半導体集積回路
の外部抵抗により形成された抵抗回路により形成された
ECLハイレベル（“H"）を形成して電圧端子V2に入力す
る。この電圧端子V2のハイレベルを基準にし、上記MOSF
ETQ6と同じコンダクタンスを持つようにされた内部のダ
ミー出力MOSFETと終端抵抗RTとにより、電圧端子V3にお
いてモニター電圧を発生させる。そして、両電圧端子V2
とV3の電圧との差分からアナログ的に補償電圧を算出
し、上記MOSFETQ6のゲートに供給される制御電圧を形成
する。
の外部抵抗により形成された抵抗回路により形成された
ECLハイレベル（“H"）を形成して電圧端子V2に入力す
る。この電圧端子V2のハイレベルを基準にし、上記MOSF
ETQ6と同じコンダクタンスを持つようにされた内部のダ
ミー出力MOSFETと終端抵抗RTとにより、電圧端子V3にお
いてモニター電圧を発生させる。そして、両電圧端子V2
とV3の電圧との差分からアナログ的に補償電圧を算出
し、上記MOSFETQ6のゲートに供給される制御電圧を形成
する。
これにより、出力端子から出力される電圧V1のハイレ
ベルは、上記ダミー回路により形成された電圧端子V3と
基準となる電圧端子V2の電圧差に応じて形成された制御
電圧によりMOSFETQ6のコンダクタンスが決定され、上記
基準となるECLハイレベルに対応した電圧にされる。な
お、信号Ｄがロウレベルのときには、インバータ回路N1
の出力信号がハイレベルにされてMOSFETQ7がオフ状態に
される。従って、出力端子の電圧V1は、電源電圧として
の終端電圧VTが終端抵抗RTや特性インピーダンスがZ0の
伝送路を通して伝えられることによって形成されるロウ
レベルとなる。
ベルは、上記ダミー回路により形成された電圧端子V3と
基準となる電圧端子V2の電圧差に応じて形成された制御
電圧によりMOSFETQ6のコンダクタンスが決定され、上記
基準となるECLハイレベルに対応した電圧にされる。な
お、信号Ｄがロウレベルのときには、インバータ回路N1
の出力信号がハイレベルにされてMOSFETQ7がオフ状態に
される。従って、出力端子の電圧V1は、電源電圧として
の終端電圧VTが終端抵抗RTや特性インピーダンスがZ0の
伝送路を通して伝えられることによって形成されるロウ
レベルとなる。
なお、上記のようなレベルセンス制御回路により形成
された制御信号は、他の１ないし複数からなる出力回路
の同様な可変抵抗素子としてのMOSFETのゲートに同様に
供給される。
された制御信号は、他の１ないし複数からなる出力回路
の同様な可変抵抗素子としてのMOSFETのゲートに同様に
供給される。
第４図には、上記レベルセンス制御回路の一実施例の
回路図が示されている。
回路図が示されている。
この実施例では、上記のようにアナログ的な制御電圧
を形成するために、MOSFETQ12〜Q16からなる差動増幅回
路が利用される。すなわち、Ｎチャンネル型の差動MOSF
ETQ14,Q15のドレインには、電流ミラー形態にされたＰ
チャンネルMOSFETQ12,Q13が設けられ、共通ソースには
定電流源としてのＮチャンネルMOSFETQ16が設けられ
る。このような差動増幅回路の反転入力であるMOSFETQ1
4のゲートには、前記のような可変抵抗素子に対応したM
OSFETQ10と出力MOSFETに対応したMOSFETQ11との直列回
路からなるダミー回路と、ダミーの終端抵抗RTとにより
電圧端子V3において形成されたモニター電圧が供給され
る。上記MOSFETQ11は、そのゲートに定常的にハイレベ
ルにされた入力信号を受けるCMOSインバータ回路N3の出
力信号が供給されることによって、定常的にオン状態に
される。上記可変抵抗素子としてのMOSFETQ10のゲート
には、上記差動増幅回路の出力信号が供給される。
を形成するために、MOSFETQ12〜Q16からなる差動増幅回
路が利用される。すなわち、Ｎチャンネル型の差動MOSF
ETQ14,Q15のドレインには、電流ミラー形態にされたＰ
チャンネルMOSFETQ12,Q13が設けられ、共通ソースには
定電流源としてのＮチャンネルMOSFETQ16が設けられ
る。このような差動増幅回路の反転入力であるMOSFETQ1
4のゲートには、前記のような可変抵抗素子に対応したM
OSFETQ10と出力MOSFETに対応したMOSFETQ11との直列回
路からなるダミー回路と、ダミーの終端抵抗RTとにより
電圧端子V3において形成されたモニター電圧が供給され
る。上記MOSFETQ11は、そのゲートに定常的にハイレベ
ルにされた入力信号を受けるCMOSインバータ回路N3の出
力信号が供給されることによって、定常的にオン状態に
される。上記可変抵抗素子としてのMOSFETQ10のゲート
には、上記差動増幅回路の出力信号が供給される。
差動増幅回路の非反転入力としてのMOSFETQ15のゲー
トには、前記同様に外部の抵抗回路により形成された基
準電圧が供給される。
トには、前記同様に外部の抵抗回路により形成された基
準電圧が供給される。
これにより、レベルセンス制御回路にあっては、差動
増幅回路が電圧端子V2とV3の電圧が等しくなるような出
力電圧を形成する。このように形成された制御電圧は、
上記第２図に示すような可変抵抗素子としてのMOSFETQ6
のゲートにも供給されるので、その出力電圧V1のハイレ
ベルは上記基準電圧V2（モニター電圧V3）にほゞ等しく
設定される。
増幅回路が電圧端子V2とV3の電圧が等しくなるような出
力電圧を形成する。このように形成された制御電圧は、
上記第２図に示すような可変抵抗素子としてのMOSFETQ6
のゲートにも供給されるので、その出力電圧V1のハイレ
ベルは上記基準電圧V2（モニター電圧V3）にほゞ等しく
設定される。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）並列形態にされた出力MOSFETのゲートに論理ゲー
ト回路を介して共通の入力信号を供給するとともに、出
力信号のレベルに応じて上記論理ゲート回路の制御信号
を形成して実際に動作させられる出力MOSFETの数を調整
し、又は可変抵抗素子として作用するMOSFETと入力信号
を受けるMOSFETとからなる直列回路を設けて出力信号の
レベルに応じた制御電圧を形成して上記可変抵抗素子の
ゲートに供給することにより、プロセスバラツキや温度
変化及び電源変動を補償した中間レベルであるECLハイ
レベルを得ることができるという効果が得られる。
ある。すなわち、 （１）並列形態にされた出力MOSFETのゲートに論理ゲー
ト回路を介して共通の入力信号を供給するとともに、出
力信号のレベルに応じて上記論理ゲート回路の制御信号
を形成して実際に動作させられる出力MOSFETの数を調整
し、又は可変抵抗素子として作用するMOSFETと入力信号
を受けるMOSFETとからなる直列回路を設けて出力信号の
レベルに応じた制御電圧を形成して上記可変抵抗素子の
ゲートに供給することにより、プロセスバラツキや温度
変化及び電源変動を補償した中間レベルであるECLハイ
レベルを得ることができるという効果が得られる。
（２）上記（１）により、低消費電力でECL集積回路の
コンパチブルなCMOS回路を得ることができるという効果
が得られる。
コンパチブルなCMOS回路を得ることができるという効果
が得られる。
（３）外部の抵抗回路より、設定すべき電圧を供給する
ものであるため、任意の中間レベルの出力信号を得るこ
とができるという効果が得られる。
ものであるため、任意の中間レベルの出力信号を得るこ
とができるという効果が得られる。
以上本発明者によりなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、出力すべき電
圧は、ECLレベルの他少なくともハイレベル又はロウレ
ベルが動作電圧に対して中間レベルの信号であればよ
い。また、第３図に示したレベルセンス制御回路は、１
つのアナログ／ディジタル変換回路を用いて構成するも
のであってもよい。すなわち、アナログ切り換え回路を
設けて、２つの電圧V2とV3とを時分割的にディジタル変
換し、その出力部にレジスタ等の記憶回路を設けて減算
回路に供給するようにすればよい。また、MOSFETのコン
ダクタンスは２進の重み付けを行うことの他、同一のコ
ンダクタンスを持つようにするものであってもよい。更
に、モニター回路も出力回路と同様な複数のMOSFETによ
り構成し、電圧比較回路により電圧V2とV3とが一致する
ように並列MOSFETの数を制御し、そのときのモニター回
路の並列MOSFETの選択制御信号をそのまま出力回路の並
列MOSFETの選択制御信号とし用いるようにしてもよい。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、出力すべき電
圧は、ECLレベルの他少なくともハイレベル又はロウレ
ベルが動作電圧に対して中間レベルの信号であればよ
い。また、第３図に示したレベルセンス制御回路は、１
つのアナログ／ディジタル変換回路を用いて構成するも
のであってもよい。すなわち、アナログ切り換え回路を
設けて、２つの電圧V2とV3とを時分割的にディジタル変
換し、その出力部にレジスタ等の記憶回路を設けて減算
回路に供給するようにすればよい。また、MOSFETのコン
ダクタンスは２進の重み付けを行うことの他、同一のコ
ンダクタンスを持つようにするものであってもよい。更
に、モニター回路も出力回路と同様な複数のMOSFETによ
り構成し、電圧比較回路により電圧V2とV3とが一致する
ように並列MOSFETの数を制御し、そのときのモニター回
路の並列MOSFETの選択制御信号をそのまま出力回路の並
列MOSFETの選択制御信号とし用いるようにしてもよい。
この発明は、動作電圧に対して中間レベルの出力信号
を形成するCMOS集積回路装置に広く利用できる。
を形成するCMOS集積回路装置に広く利用できる。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
並列形態にされた出力MOSFETのゲートに論理ゲート回路
を介して共通の入力信号を供給するとともに、出力信号
のレベルに応じて上記論理ゲート回路の制御信号を形成
して実際に動作させられる出力MOSFETの数を調整し、又
は可変抵抗素子として作用するMOSFETと入力信号を受け
るMOSFETとからなる直列回路を設けて出力信号のレベル
に応じた制御電圧を形成して上記可変抵抗素子のゲート
に供給することにより、プロセスバラツキや温度変化及
び電源変動を補償した中間レベルであるECLハイレベル
を得ることができる。
要を簡単に説明すれば、下記の通りである。すなわち、
並列形態にされた出力MOSFETのゲートに論理ゲート回路
を介して共通の入力信号を供給するとともに、出力信号
のレベルに応じて上記論理ゲート回路の制御信号を形成
して実際に動作させられる出力MOSFETの数を調整し、又
は可変抵抗素子として作用するMOSFETと入力信号を受け
るMOSFETとからなる直列回路を設けて出力信号のレベル
に応じた制御電圧を形成して上記可変抵抗素子のゲート
に供給することにより、プロセスバラツキや温度変化及
び電源変動を補償した中間レベルであるECLハイレベル
を得ることができる。
第１図は、この発明に係るCMOS集積回路に設けられる出
力回路の一実施例を示す回路図、 第２図は、この発明に係るCMOS集積回路に設けられる出
力回路の他の一実施例を示す回路図、 第３図は、上記第１図の実施例に用いられるレベルセン
ス制御回路の一実施例を示す回路図、 第４図は、上記第２図の実施例に用いられるレベルセン
ス制御回路の一実施例を示す回路図である。 Q1〜Q16……MOSFET、LSI……CMOS集積回路、N1,N2……C
MOSインバータ回路、G2〜G5……ナンドゲート回路、ADC
1,ADC2……アナログ／ディジタル変換回路、Ａ−Ｂ……
減算回路。
力回路の一実施例を示す回路図、 第２図は、この発明に係るCMOS集積回路に設けられる出
力回路の他の一実施例を示す回路図、 第３図は、上記第１図の実施例に用いられるレベルセン
ス制御回路の一実施例を示す回路図、 第４図は、上記第２図の実施例に用いられるレベルセン
ス制御回路の一実施例を示す回路図である。 Q1〜Q16……MOSFET、LSI……CMOS集積回路、N1,N2……C
MOSインバータ回路、G2〜G5……ナンドゲート回路、ADC
1,ADC2……アナログ／ディジタル変換回路、Ａ−Ｂ……
減算回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0185
Claims (3)
- 【請求項１】第１レベルと第２レベルとを有する入力信
号をそのゲートに受け、動作電位点と出力端子との間に
そのソース・ドレイン経路を有し、並列形態に接続され
た複数の出力MOSFETと、 上記動作電位点の電位に対して中間レベルにある基準電
位と上記出力端子より出力される出力信号のレベルに対
応するモニター電位との差分に対応して、上記複数の出
力MOSFETのうち一つ以上の出力MOSFETを選択する選択回
路とを有し、 上記入力信号が上記第１レベルである場合には上記選択
回路により選択された出力MOSFETがオン状態とされ、上
記入力信号が上記第２レベルである場合には上記複数の
出力MOSFETがオフ状態とされることを特徴とするCMOS集
積回路。 - 【請求項２】動作電位点と出力端子との間にそれぞれそ
のソース・ドレイン経路を有し、可変抵抗素子として作
用する第１のMOSFETとそのゲートに第１レベルと第２レ
ベルとを有する入力信号を受ける第２のMOSFETとからな
る直列回路と、 上記動作電位点の電位に対して中間レベルにある基準電
位と上記出力端子より出力される出力信号のレベルに対
応するモニター電位との差分に対応して、上記第1MOSFE
Tのゲートに供給されることにより上記第1MOSFETのオン
抵抗を制御する制御電圧を形成する制御回路とを有し、 上記入力信号が上記第１レベルである場合には上記第２
のMOSFETが第１の抵抗値を有し、上記入力信号が上記第
２レベルである場合には上記第２のMOSFETが上記第１の
抵抗値よりも高い第２の抵抗値を有することを特徴とす
るCMOS集積回路。 - 【請求項３】請求項１または２記載のCMOS集積回路にお
いて、 上記基準電位は、上記CMOS集積回路の外部において生成
されることを特徴とするCMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221311A JP3039970B2 (ja) | 1990-08-24 | 1990-08-24 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221311A JP3039970B2 (ja) | 1990-08-24 | 1990-08-24 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04104611A JPH04104611A (ja) | 1992-04-07 |
| JP3039970B2 true JP3039970B2 (ja) | 2000-05-08 |
Family
ID=16764813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221311A Expired - Fee Related JP3039970B2 (ja) | 1990-08-24 | 1990-08-24 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039970B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3588953B2 (ja) * | 1997-02-03 | 2004-11-17 | 富士通株式会社 | 半導体集積回路装置 |
-
1990
- 1990-08-24 JP JP2221311A patent/JP3039970B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04104611A (ja) | 1992-04-07 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |