KR20110006329U - 아날로그 배수기 - Google Patents

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Abstract

아날로그 배수기는 바이어스 회로, 레벨 시프터, 승산 회로 및 전류 미러를 포함한다. 아날로그 승산 회로는 제 1 전압 및 제 2 전압을 입력하고 산출 전류를 출력하는데 사용된다. 산출 전류는 제 1 전압과 제 2 전압의 승산 값에 비례한다. 아날로그 배수기는 몇 개의 소자에 의해 구현되어, 간단한 구성물을 가지며 적은 양의 전력으로 구동될 수 있다.

Description

아날로그 배수기{ANALOG MULTIPLIER}
본 발명은 아날로그 배수기에 관한 것으로서, 보다 구체적으로는 간단한 구성물을 가지는 아날로그 배수기에 관한 것이다.
반도체 기술이 계속적으로 발전함에 따라, 반도체 기술을 통해 개발된 제품은 어느 곳에나 나타난다. 반도체 회로는 처리되는 상이한 신호에 따라 디지털 회로와 아날로그 회로로 분류될 수 있다.
디지털 및 아날로그 회로는 컴퓨팅 디바이스, 통신 디바이스 또는 제어 시스템 폭넓게 사용된다. 이들 애플리케이션 중에서, 배수기는 빈번히 사용되는 요소이다. 일반적으로는, 배수기도 디지털 배수기와 아날로그 배수기로 분리될 수 있다.
디지털 배수기의 이점은, 정확한 값이 장치 특성에 보다 적은 민감성을 갖고 획득될 수 있다는 것이다. 또한, 디지털 배수기는 간단한 논리 회로로 설계될 수 있다. 그러나, 디지털 배수기는 아날로그-디지털 변환기 또는 디지털-아날로그 변환기를 통해 출력 신호 또는 입력 신호를 변환할 것을 요구한다. 따라서, 대체적으로, 디지털 배수기의 구성물은 더욱 복잡하다.
아날로그 배수기의 이점은 그의 간단한 구성물이다. 그러나, 아날로그 배수기의 정확도는 반도체 소자의 파라미터 변화에 취약하다. 단일 아날로그 배수기에 보다 많은 소자가 사용되면, 소자들 중의 특성 이탈이 악화된다. 즉, 그에 따라 아날로그 배수기의 양품률이 더 낮아진다. 또한, 전력 소비도 소자의 복잡도에 따라 증가한다.
상기 문제점들과 관련하여, 본 발명은 간단한 구성물을 가지는 아날로그 배수기를 제공한다.
아날로그 배수기는 바이어스 회로(bias circuit), 레벨 시프터(level shifter), 승산 회로(multiplying circuit) 및 전류 미러(current mirror)를 포함한다. 아날로그 승산 회로는, 제 1 전압 및 제 2 전압을 입력하고 제1 전압과 제 2 전압의 승산 값(product)에 비례하는 산출 전류를 출력하는데 이용된다.
바이어스 회로는 제 1 전압을 입력하는데 사용된다. 레벨 시프터는, 제 2 전압을 입력하고 제 2 전압을 제 3 전압으로 시프트시키는데 사용된다. 승산 회로는 바이어스 회로 및 레벨 시프터에 접속되며, 제 1 전압 및 제 3 전압을 입력하여 출력 산출 전류를 생성하는데 사용된다.
산출 전류는 그 때문에 전류 미러에 의해 출력된다. 전류 미러는 마스터 측과 슬레이브 측을 갖는다. 마스터 측은 승산 회로의 출력 산출 전류를 수신하고, 슬레이브 측은 승산 회로의 출력 산출 전류와 등가인 미러 전류를 생성한다.
본 발명에 기초한 아날로그 배수기는 간단한 구성물을 가진다. 아날로그 배수기는 보다 적은 소자만을 필요로 하여, 처리 양품률을 개선하고 제조 단가를 절감할 수 있게 한다. 또한, 간단한 구성물을 가지는 아날로그 배수기는 보다 적은 양의 전력에 의해 구동될 수 있고, 그에 따라 공급되는 전력이 제한되는 애플리케이션에 적용 가능하다.
본 발명은 아래에서 본 명세서에 단지 예시로 제공되어 그에 따라 본 발명을 한정하는 것이 아닌 상세한 설명으로부터 보다 충분히 이해될 것이다.
도 1은 본 발명의 시스템 블록도이다.
도 2는 본 발명의 실시예에 따른 회로도이다.
도 3은 결합 방식으로(in combination) 캐스케이드 전류 미러를 사용하는 본 발명의 회로도이다.
본 발명의 상세한 특징 및 이점은 다음의 실시예에서 상세히 설명될 것이다. 아래의 실시예는 본 발명의 범주를 제한하는 대신에 본 발명의 사상을 더 설명하고자 하는 것이다.
도 1은 본 발명의 시스템 블록도이다. 아날로그 전류 미러는 바이어스 회로(10), 레벨 시프터(20), 승산 회로(30) 및 전류 미러(40)를 포함한다. 바이어스 회로(10) 및 레벨 시프터(20)는 승산 회로(30)에 접속된다. 승산 회로(30)는 전류 미러(40)에 접속된다. 전류 미러(40)는 승산 회로(30)에 의해 출력된 전류를 미러링하고, 그 전류를 출력한다.
바이어스 회로(10)는 제 1 전압 V1을 입력하는데 사용되며, 제 1 전압 V1에서의 출력을 강제 출력한다. 바이어스 회로(10)는 또한 기술적으로 단위 이득 버퍼 증폭기(unit gain buffer amplifier) 또는 분리 증폭기(isolation amplifier)라고도 지칭된다.
레벨 시프터(20)는 제 2 전압 V2를 입력하는데 사용되며, 제 2 전압 V2를 제 3 전압 V3으로 시프트시킨다. 제 3 전압 V3은 대략적으로 제 2 전압 V2와 임계 전압 Vthp(P-채널 금속 산화물 반도체(PMOS) 임계 전압)의 합산 값과 등가이다.
승산 회로(30)는, 제 1 전압 V1 및 제 3 전압 V3을 입력하고 산출 전류 Is를 생성하는데 사용된다. 산출 전류는 제 1 전압 V1과 제 3 전압 V3의 승산 값에서 임계 전압 Vthn(N-채널 금속 산화물 반도체(NMOS) 임계 전압)을 감산한 값에 비례한다.
전류 미러(40)는 마스터 측과 슬레이브 측을 갖는다. 마스터 측은 승산 회로(30)의 출력 산출 전류 Is를 수신하며, 슬레이브 측은 산출 전류 Is와 등가인 미러 전류 Im을 생성한다. 슬레이브 측은 마침내 미러 전류를 부하(50)에 전달한다.
구성물에 기초하여, 간단한 구성물을 가지는 아날로그 배수기가 설계된다. 본 발명의 구현을 보다 명시적으로 하기 위해, 본 발명의 실시예는 다음과 같이 상세히 예시된다.
도 2는 본 발명의 실시예에 따른 회로도이다. 회로는 연산 증폭기 O1, 제 1 트랜지스터 P1, 제 2 트랜지스터 P2, 제 3 트랜지스터 N3 및 제 4 트랜지스터 P4를 포함한다. 회로는 전압원 Vdd 및 전류원 Ibias를 더 포함한다. 제 1 트랜지스터 P1, 제 2 트랜지스터 P2, 제 3 트랜지스터 N3 및 제 4 트랜지스터 P4는 금속 산화물 반도체(MOS)일 수 있지만, 이러한 것으로 제한되는 것은 아니다.
바이어스 회로(10)는 연산 증폭기 O1 및 제 1 트랜지스터 P1을 포함한다. 연산 증폭기 O1은 2개의 입력 단자(비반전 입력 단자 및 반전 입력 단자)와 하나의 출력 단자를 갖는다. 제 1 전압 V1은 연산 증폭기 O1의 반전 입력 단자에 입력된다. 출력 단자는 제 1 트랜지스터 P1의 게이트에 접속된다. 제 1 트랜지스터 P1의 드레인은 연산 증폭기 O1의 비반전 입력 단자에 접속되며, 제 1 트랜지스터 P1의 소스는 전압원 Vdd에 접속된다. 이 때, 연산 증폭기 O1은 제 1 트랜지스터 P1과 함께 부의 피드백 폐쇄 루프 시스템(negative feedback closed-loop system)을 형성한다. 따라서, 연산 증폭기 O1의 비반전 입력 단자의 전압 및 연산 증폭기 O1의 반전 입력 단자의 전압은 등가로 될 것이며, 이는 기술적으로 가상 단락(virtual short)이라고 지칭된다. 보다 명확히 말해서, 제 1 트랜지스터 P1의 드레인 전압은 제 1 전압 V1과 등가이다.
레벨 시프터(20)는 제 2 트랜지스터 P2를 포함한다. 제 2 전압 V2는 제 2 트랜지스터 P2의 게이트에 입력된다. 제 2 트랜지스터 P2의 소스는 바이어스 전류원 Ibias에 접속되며, 제 2 트랜지스터 P2의 드레인은 공통 접지 전원(common ground supply)에 접속된다. 바이어스 전류원 Ibias는 매우 작아서 제 2 트랜지스터 P2의 소스 전압이 제 3 전압 V3을 생성하도록 하는 제 2 전압 V2와 임계 전압 Vthp의 합산과 대략적으로 등가가 되게 한다. 보다 명확하게 말해서, V3은 V3 = V2 + Vthp로 표현될 수 있다.
승산 회로(30)는 제 3 트랜지스터 N3을 포함한다. 제 3 트랜지스터 N3의 게이트는 제 2 트랜지스터 P2의 소스에 접속되고, 제 3 트랜지스터 N3의 드레인은 제 1 트랜지스터 P1의 드레인에 접속되며, N3의 소스는 공통 접지 전원에 접속된다.
제 3 트랜지스터 N3의 게이트/소스 전압 차(Vgs)에서 임계 전압 Vthn을 감산한 값이 드레인/소스 전압 차(Vds)보다 클　때(Vgs - Vthn > Vds), 제 3 트랜지스터는 선형 영역 또는 3극 영역(triode region)에서 동작한다. 이러한 전제 하에, 제 3 트랜지스터 N3을 흐르는 산출 전류 Is는 게이트/소스 전압 차(Vgs)에서 임계 전압 Vthn을 감산한 값과 드레인/소스 전압 차(Vds)의 승산 값에 비례하며, 이는 C를 양수라 할 때 Is = C ×(Vgs - Vthn) × Vds로 표현될 수 있다.
제 3 트랜지스터 N3의 게이트 전압은 제 3 전압 V3이고, 제 3 트랜지스터 N3의 드레인 전압은 제 1 전압 V1이며, 제 3 트랜지스터 N3의 소스 전압은 접지, 즉 0볼트이다. 따라서, 게이트/소스 전압 차(Vgs)는 제 3 전압 V3이고, 드레인/소스 전압 차(Vds)는 제 1 전압 V1이다. 제 1 전압 V1 및 제 3 전압 V3이 수식 내에 대입되어 Is = C × (V3 - Vthn) × V1을 획득하게 된다. 다음, V3 = V2 + Vthp가 수식 내에 대입되어, Is = C × (V2 + Vthp - Vthn) × V1을 획득하게 되는데, 이 때 Vthp가 Vthn으로 근사화된다면,
Figure utm00001
이 된다.
제 3 트랜지스터 N3의 산출 전류 Is가 제 1 전압 V1과 제 2 전압 V2의 승산 값에 비례한다는 것이 명확히 알려진다.
산출 전류 Is에 미치는 출력 부하의 영향을 경감하기 위해, 부하와 산출 전류 Is가 전류 미러(40)를 통해 접속될 수 있다. 전류 미러(40)는 제 1 트랜지스터 P1 및 제 4 트랜지스터 P4를 포함한다. 바람직하게는, 제 1 트랜지스터 P1과 제 4 트랜지스터 P4가 동일한 처리 파라미터(길이/폭)를 갖는다. 제 1 트랜지스터 P1은 전류 미러(40)의 마스터 측이고, 제 4 트랜지스터 P4는 전류 미러(40)의 슬레이브 측이다.
제 1 트랜지스터 P1의 게이트는 제 4 트랜지스터 P4의 게이트에 접속된다. 제 1 트랜지스터 P1의 소스 및 제 4 트랜지스터 P4의 소스는 전압원 Vdd에 접속된다. 따라서, 제 1 트랜지스터 P1의 게이트 전압은 제 4 트랜지스터 P4의 게이트 전압과 동일하며, 제 1 트랜지스터 P1의 소스 전압은 제 4 트랜지스터 P4의 소스 전압과 동일하다. 제 1 트랜지스터 P1 및 제 4 트랜지스터 P4가 포화 영역에서 동작하고, 제 1 트랜지스터 P1 및 제 4 트랜지스터 P4가 동일한 처리 파라미터를 가질 때, 제 1 트랜지스터 P1 및 제 4 트랜지스터 P4의 드레인 전류도 역시 동일하다. 다시 말해, 슬레이브 측의 미러 전류는 마스터 측의 입력 전류와 등가이다.
마스터 측의 입력 전류가 제 3 트랜지스터 N3의 산출 전류 Is이므로, 슬레이브 측의 미러 전류는 제 3 트랜지스터 N3의 산출 전류와 등가이다. 다음, 슬레이브 측은 마침내 미러 전류(즉, 산출 전류 Is)를 부하(50)에 전달한다.
전류 미러(40)를 통해, 제 3 트랜지스터 N3의 산출 전류 Is는 부하(50)에 성공적으로 전달될 수 있고, 그 반면에 부하(50)는 제 3 트랜지스터로부터 분리되어 제 3 트랜지스터 N3에 미치는 부하 변화(loading variations)의 영향을 경감시킨다.
이 실시예에서는 전류 미러(40)의 구성물이 제 1 트랜지스터 P1 및 제 4 트랜지스터 P4에 의해 형성되고 있지만, 도 2에 도시된 전류 미러(40)의 구성물이 본 발명의 범주를 제한하는데 사용되는 것은 아니다.
예를 들어, 도 2에 도시된 전류 미러(40)는 캐스케이드 전류 미러(40')로 대체될 수 있다. 도 3은 결합 방식으로 캐스케이드 전류 미러(40')를 사용하는 본 발명의 회로도이다.
캐스케이드 전류 미러(40')는 출력 임피던스를 더 증가시킬 수 있는데, 다시 말해 전류 미러의 2개의 단자의 불균형 부하로부터 기인하는 전류 차를 더욱 감소시켜서 전류 미러의 정확도를 개선한다.
제 1 트랜지스터 P1 및 제 4 트랜지스터 P4와 더불어, 캐스케이드 전류 미러(40')는 제 5 트랜지스터 P5, 제 6 트랜지스터 P6, 제 7 트랜지스터 P7, 제 8 트랜지스터 P8, 제 9 트랜지스터 N9 및 제 10 트랜지스터 N10을 더 포함한다.
제 1 트랜지스터 P1 및 제 5 트랜지스터 P5가 직렬로 접속되고, 제 4 트랜지스터 P4 및 제 6 트랜지스터 P6이 직렬로 접속된다. 제 1 트랜지스터 P1 및 제 5 트랜지스터 P5는 마스터 측이고, 제 4 트랜지스터 P4 및 제 6 트랜지스터 P6은 슬레이브 측이다.
제 1 트랜지스터 P1의 게이트는 제 4 트랜지스터 P4의 게이트에 접속되고, 제 1 트랜지스터 P1의 소스 및 제 4 트랜지스터 P4의 소스는 전압원 Vdd에 접속된다. 제 5 트랜지스터 P5의 게이트는 제 6 트랜지스터 P6의 게이트에 접속된다. 제 7 트랜지스터 P7, 제 8 트랜지스터 P8, 제 9 트랜지스터 N9 및 제 10 트랜지스터 N10은 제 5 트랜지스터 P5 및 제 6 트랜지스터 P6의 게이트 바이어스를 공급하여 제 1 트랜지스터 P1, 제 4 트랜지스터 P4, 제 5 트랜지스터 P5 및 제 6 트랜지스터 P6이 포화 영역에서 동작하도록 하는데 사용된다.
제 1 트랜지스터 P1 및 제 4 트랜지스터 P4가 동일한 처리 파라미터를 가지며, 제 5 트랜지스터 P5 및 제 6 트랜지스터 P6도 역시 동일한 처리 파라미터를 가질 때, 제 1 트랜지스터 P1 및 제 5 트랜지스터 P5를 흐르는 전류는 제 4 트랜지스터 P4 및 제 6 트랜지스터 P6을 흐르는 전류와 등가이다.
상기 내용은 2개의 전류 미러의 상이한 구현일 뿐이다. 다른 전류 미러, 예를 들어 윌슨 전류 미러(Wilson current mirror) 또는 윌더 전류 미러(Wilder current mirror)를 사용하여 본 발명의 효능을 달성하는 것이 가능하다.
본 발명에 기초한 아날로그 배수기는 간단한 구성물을 가진다. 도 2에 도시된 바와 같이, 아날로그 배수기는 몇 개의 소자에 의해 구현될 수 있다. 아날로그 배수기는 보다 적은 소자를 필요로 하여 아날로그 배수기의 양품률이 개선될 수 있게 하고 제조비용을 감소시킨다. 또한, 간단한 구성물을 가지는 아날로그 배수기는 적은 양의 전력으로 구동될 수 있으며, 그에 따라 공급되는 전력이 제한되는 애플리케이션에 적용 가능하다.

Claims (5)

  1. 제 1 전압 및 제 2 전압을 입력하며, 산출 전류를 출력하는 아날로그 배수기에 있어서,
    상기 아날로그 배수기는:
    상기 제 1 전압을 입력하는 바이어스 회로;
    상기 제 2 전압을 입력하고, 상기 제 2 전압을 제 3 전압으로 시프트시키는 레벨 시프터;
    상기 바이어스 회로 및 상기 레벨 시프터에 접속되며, 상기 제 1 전압 및 상기 제 3 전압을 입력하여 상기 산출 전류를 생성하는 승산 회로;
    상기 승산 회로의 산출 전류를 수신하는 마스터 측, 및 상기 승산 회로의 출력 산출 전류와 등가인 미러 전류를 생성하는 슬레이브 측을 갖는 전류 미러
    를 포함하고,
    상기 산출 전류는 상기 제 1 전압과 상기 제 2 전압의 승산 값에 비례하는 것을 특징으로 하는 아날로그 배수기.
  2. 제1항에 있어서,
    상기 승산 회로는 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터의 게이트는 상기 레벨 시프터에 접속되며, 상기 제 3 트랜지스터의 드레인은 상기 바이어스 회로에 접속되는 것을 특징으로 하는 아날로그 배수기.
  3. 제2항에 있어서,
    상기 바이어스 회로는 연산 증폭기 및 제 1 트랜지스터를 포함하고, 상기 제 1 전압은 상기 연산 증폭기의 반전 입력단에 입력되며, 상기 연산 증폭기의 출력단은 상기 제 1 트랜지스터의 게이트에 접속되고, 상기 제 1 트랜지스터의 드레인은 상기 연산 증폭기의 비반전 입력단 및 상기 제 3 트랜지스터의 드레인에 피드백을 제공하며, 상기 제 3 트랜지스터의 드레인의 전압은 상기 제 1 전압과 등가인 것을 특징으로 하는 아날로그 배수기.
  4. 제1항에 있어서,
    상기 레벨 시프터는 제 2 트랜지스터를 포함하고, 상기 제 2 전압은 상기 제 2 트랜지스터의 게이트 전압이며, 상기 제 3 전압은 상기 제 2 트랜지스터의 소스 전압이고, 상기 제 3 전압은 상기 제 2 전압과 임계 전압의 합산 값과 등가인 것을 특징으로 하는 아날로그 배수기.
  5. 제1항에 있어서,
    상기 전류 미러는 캐스케이드 전류 미러인 것을 특징으로 하는 아날로그 배수기.
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