KR20120086257A - 출력 회로 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

과제
보다 충분한 출력 전류를 흐르게 할 수 있는 출력 회로를 제공한다.
해결 수단
PMOS 트랜지스터 (12) 의 드레인 전류가 큰 경우, PMOS 트랜지스터 (13) 는 비포화 영역에서 동작한다. 이 때 NMOS 트랜지스터 (14 및 17) 의 게이트 전압은 전원 단자 전압 부근까지 상승되어 있다. 이 때문에, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압은 커지고, 충분한 출력 전류가 흐른다.

Description

출력 회로{OUTPUTTING CIRCUIT}
본 발명은, 출력 회로에 관한 것이다.
종래의 출력 회로에 대해 설명한다. 도 6 은 종래의 출력 회로를 나타내는 회로도이다.
입력 신호 전압이 입력 단자 (IN) 에 부여되면, PMOS 트랜지스터 (50) 를 통하여 드레인 전류로 변환된다. 이 드레인 전류는, 출력 단자 (OUT) 에 있어서의 출력 임피던스에 의해 출력 전압으로 변환된다. 또, 입력 신호 전압은 PMOS 트랜지스터 (51) 를 통하여 드레인 전류로 변환된다. 이 드레인 전류와 정전류원 (56) 이 흐르게 하는 전류의 차분이, PMOS 트랜지스터 (52) 의 드레인 전류로서 흐른다. 이 드레인 전류는, PMOS 트랜지스터 (52 및 53) 에 의해 구성되는 커런트 미러 회로와, NMOS 트랜지스터 (54 및 55) 에 의해 구성되는 커런트 미러 회로를 통하여, NMOS 트랜지스터 (55) 의 드레인 전류가 된다. 이 드레인 전류는, 출력 단자 (OUT) 에 있어서의 출력 임피던스에 의해 출력 전압으로 변환된다. 이와 같이 하여, 입력 신호 전압은, 출력 단자 (OUT) 에 접속된 PMOS 트랜지스터 (50) 및 NMOS 트랜지스터 (55) 의 양방에 의해 증폭되어 출력 단자 (OUT) 에 나타난다. 이 회로는, 출력 PMOS 트랜지스터만에 의해 증폭되는 A 급 출력 회로 구성, 또는 출력 NMOS 트랜지스터만에 의해 증폭되는 A 급 출력 회로 구성에 비해 효율이 양호하고, 증폭도가 높아진다 (예를 들어, 특허문헌 1 참조).
(특허문헌 1) 일본 공개특허공보 평08-8654호 (도 2)
종래의 출력 회로는, 큰 소스 전류를 얻을 수 있는 반면, NMOS 트랜지스터 (54) 가 포화 결선되어 있기 때문에, NMOS 트랜지스터 (55) 의 게이트 전압을 NMOS 트랜지스터 (54) 의 임계값 전압 정도의 레벨까지만 상승시킬 수 있다. 따라서, NMOS 트랜지스터 (55) 에 있어서, 큰 게이트?소스 사이 전압이 얻어지지 않기 때문에, 큰 싱크 전류가 흐르지 않아, 출력 전류가 부족한 경우가 있다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어졌으며, 충분한 출력 전류를 흐르게 할 수 있는 출력 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해 이하와 같은 구성의 출력 회로로 하였다.
소스가 제 1 전원 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와, 게이트가 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 소스가 상기 제 1 전원 단자에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터와, 일방의 단자가 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 드레인에 접속되고, 타방의 단자가 제 2 전원 단자에 접속되는 제 1 전류원과, 입력 단자 및 출력 단자를 갖고, 입력 단자가 상기 제 1 전류원의 일방의 단자에 접속되고, 상기 제 1 전류원을 흐르는 전류와 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 드레인 전류의 차분의 전류가 입력 단자에 입력되는, 제 3 및 제 ４ 의 제 1 도전형 MOS 트랜지스터로 이루어지는 제 1 커런트 미러 회로와, 게이트 및 드레인이 상기 제 1 커런트 미러 회로의 출력 단자에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와, 일방의 단자가 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 소스에 접속되고, 타방의 단자가 상기 제 2 전원 단자에 접속되는 제 2 전류원과, 일방의 단자가 상기 제 1 전원 단자에 접속되는 제 3 전류원과, 게이트가 상기 제 3 전류원의 타방의 단자에 접속되고, 소스가 상기 제 2 전류원의 일방의 단자에 접속되고, 드레인이 상기 제 1 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터와, 게이트 및 드레인이 상기 제 3 전류원의 타방의 단자에 접속되고, 소스가 상기 제 2 전원 단자에 접속되는 제 3 의 제 2 도전형 MOS 트랜지스터와, 게이트가 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인에 접속되고, 소스가 상기 제 2 전원 단자에 접속되고, 드레인이 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 드레인에 접속되는 제 4 의 제 2 도전형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
상기 서술한 바와 같이 구성된 본 발명의 출력 회로에서는, 제 4 의 제 1 도전형 MOS 트랜지스터의 드레인 전류가, 제 3 전류원이 흐르게 하는 전류보다 큰 경우, 제 4 의 제 2 도전형 MOS 트랜지스터의 게이트 전압이 제 1 전원 단자의 전압 부근의 레벨이 된다. 따라서, 본 발명의 출력 회로는 종래의 출력 회로와 비교하여, 충분한 출력 전류를 흐르게 할 수 있다는 효과가 있다.
도 1 은 본 실시형태의 출력 회로를 나타내는 회로도.
도 2 는 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도.
도 3 은 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도.
도 4 는 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도.
도 5 는 본 실시형태의 출력 회로를 사용한 연산 증폭기를 나타내는 회로도.
도 6 은 종래의 출력 회로를 나타내는 회로도.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
먼저, 출력 회로의 구성에 대해 설명한다. 도 1 은 본 실시형태의 출력 회로를 나타내는 회로도이다.
본 실시형태의 출력 회로는, PMOS 트랜지스터 (10 ? 13) 와, NMOS 트랜지스터 (14 ? 17) 와, 정전류원 (18 ? 20) 을 구비한다.
PMOS 트랜지스터 (10) 의 게이트는 입력 단자 (IN) 에 접속되고, 소스는 전원 단자에 접속되고, 드레인은 출력 단자 (OUT) 에 접속된다. PMOS 트랜지스터 (11) 의 게이트는 입력 단자 (IN) 에 접속되고, 소스는 전원 단자에 접속되고, 드레인은 PMOS 트랜지스터 (12) 의 게이트 및 드레인, 및 정전류원 (18) 의 일방의 단자에 접속된다. 정전류원 (18) 의 타방의 단자는 접지 단자에 접속된다. PMOS 트랜지스터 (12) 의 소스는 전원 단자에 접속된다. PMOS 트랜지스터 (13) 의 게이트는 PMOS 트랜지스터 (12) 의 게이트에 접속되고, 소스는 전원 단자에 접속되고, 드레인은 NMOS 트랜지스터 (14) 의 게이트 및 드레인에 접속된다. 또한, PMOS 트랜지스터 (12 및 13) 는 커런트 미러 회로를 구성한다. NMOS 트랜지스터 (14) 의 소스는 정전류원 (19) 의 일방의 단자, 및 NMOS 트랜지스터 (15) 의 소스에 접속된다. 정전류원 (19) 의 타방의 단자는 접지 단자에 접속된다. NMOS 트랜지스터 (15) 의 드레인은 전원 단자에 접속되고, 게이트는 NMOS 트랜지스터 (16) 의 게이트 및 드레인 및 정전류원 (20) 의 일방의 단자에 접속된다. 정전류원 (20) 의 타방의 단자는 전원 단자에 접속된다. NMOS 트랜지스터 (16) 의 소스는 접지 단자에 접속된다. NMOS 트랜지스터 (17) 의 게이트는 NMOS 트랜지스터 (14) 의 게이트에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 출력 단자 (OUT) 에 접속된다.
다음으로, 출력 회로의 동작에 대해 설명한다.
입력 신호 전압이 입력 단자 (IN) 에 부여되면, PMOS 트랜지스터 (10) 를 통하여 드레인 전류로 변환된다. 이 드레인 전류는, 출력 단자 (OUT) 에 있어서의 출력 임피던스에 의해 출력 전압으로 변환된다. 또, 입력 신호 전압은 PMOS 트랜지스터 (11) 를 통하여 드레인 전류로 변환된다. 이 드레인 전류와 정전류원 (18) 이 흐르게 하는 전류의 차분이, PMOS 트랜지스터 (12) 의 드레인 전류로서 흐른다. 이 드레인 전류는, PMOS 트랜지스터 (12) 와 커런트 미러 회로를 구성하는 PMOS 트랜지스터 (13) 의 드레인 전류에 미러비에 따라 카피되고, 포화 결선된 NMOS 트랜지스터 (14) 를 통하여 정전류원 (19) 에 흘러들어간다. 이 때, 정전류원 (19) 이 흐르게 하는 전류와 PMOS 트랜지스터 (13) 의 드레인 전류의 차분이, NMOS 트랜지스터 (15) 의 드레인 전류로서 흐른다. 여기서, NMOS 트랜지스터 (15) 의 게이트 전압은, 정전류원 (20) 이 흐르게 하는 전류가 포화 결선된 NMOS 트랜지스터 (16) 에 흘러들어감으로써 발생하는 정전압이다. 그 때문에, NMOS 트랜지스터 (15) 의 드레인 전류가 변화하면, 그 변화분에 따라 NMOS 트랜지스터 (15) 의 소스 전압이 변화하고, NMOS 트랜지스터 (15) 의 소스와 접속되어 있는 NMOS 트랜지스터 (14) 의 소스 전압도 동일하게 변화한다. NMOS 트랜지스터 (14) 의 게이트?소스 사이 전압은, PMOS 트랜지스터 (13) 가 흐르게 하는 드레인 전류에 의해 정해져 있다. 따라서, NMOS 트랜지스터 (14) 의 소스 전압이 변화한 만큼, NMOS 트랜지스터 (14) 의 게이트 전압도 변화한다. 이 게이트 전압의 변화가, NMOS 트랜지스터 (17) 를 통하여 드레인 전류로 변환된다. 이 드레인 전류는, 출력 단자 (OUT) 에 있어서의 출력 임피던스에 의해 출력 전압으로 변환된다.
다음으로, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압이 커지고, 큰 싱크 전류가 흐르는 것에 대해 설명한다.
이하, 입력 단자 (IN) 에 접속되는 전단 (前段) 의 회로가, 접지 단자 전압에서 전원 단자 전압까지의 범위의 신호 전압을 발생시킬 수 있는 것으로 가정한다.
입력 단자 (IN) 에 부여되는 입력 신호 전압이 전원 단자 전압 부근인 경우, PMOS 트랜지스터 (11) 의 게이트?소스 사이 전압은 임계값 전압보다 작아지고, 드레인 전류가 거의 흐르지 않게 된다. 그 때문에, 정전류원 (18) 이 흐르게 하는 전류의 대부분이, PMOS 트랜지스터 (12) 의 드레인 전류로서 흐른다. 이 때, 포화 결선된 NMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압이 상승하고, PMOS 트랜지스터 (13) 는 비포화 영역에서 동작하여, PMOS 트랜지스터 (13) 는 정전류원 (19) 이 흐르게 하는 전류와 거의 동등한 드레인 전류를 흐르게 한다. NMOS 트랜지스터 (14) 의 게이트 전압은 전원 단자 전압 부근까지 상승되어 있고, NMOS 트랜지스터 (14) 의 게이트와 접속되어 있는 NMOS 트랜지스터 (17) 의 게이트 전압도 전원 단자 전압 부근까지 상승한다. 이 때문에, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압은 커지고, 큰 드레인 전류가 흐른다.
또, 입력 단자 (IN) 에 부여되는 입력 신호 전압이 전원 단자 전압 부근인 경우, PMOS 트랜지스터 (10) 의 게이트?소스 사이 전압은 임계값 전압보다 작아지고, 드레인 전류가 거의 흐르지 않게 된다.
따라서, 이 회로는 큰 싱크 전류가 흐른다.
다음으로, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압이 임계값 전압보다 작아지고, 큰 소스 전류가 흐르는 것에 대해 설명한다.
입력 단자 (IN) 에 부여되는 입력 신호 전압이 접지 단자 전압 부근인 경우, PMOS 트랜지스터 (11) 의 게이트?소스 사이 전압은 커진다. 이 때, 정전류원 (18) 이 흐르게 하는 전류의 대부분이, PMOS 트랜지스터 (11) 의 드레인 전류로서 흐른다. 그 때문에, PMOS 트랜지스터 (12) 의 드레인 전류가 흐르지 않게 되고, 커런트 미러 회로를 구성하는 PMOS 트랜지스터 (13) 의 드레인 전류도 흐르지 않게 된다. 그렇게 되면, 정전류원 (19) 의 전류의 대부분이 NMOS 트랜지스터 (15) 의 드레인 전류로서 흐르고, NMOS 트랜지스터 (15) 의 게이트?소스 사이 전압이 커진다. NMOS 트랜지스터 (15) 의 게이트 전압은 정전압이기 때문에, 게이트?소스 사이 전압이 커지므로, NMOS 트랜지스터 (15) 의 소스 전압이 접지 단자 전압 부근까지 하강한다. 또, NMOS 트랜지스터 (15) 의 소스와 접속되어 있는 NMOS 트랜지스터 (14) 의 소스 전압도, 동일하게 접지 단자 전압 부근까지 하강한다. 포화 결선된 NMOS 트랜지스터 (14) 의 게이트?소스 사이 전압은, PMOS 트랜지스터 (13) 가 흐르게 하는 드레인 전류에 의해 정해져 있기 때문에, NMOS 트랜지스터 (14) 의 게이트 전압이 NMOS 트랜지스터 (14) 의 소스 전압에 추종하여, 접지 단자 전압 부근까지 하강한다. NMOS 트랜지스터 (14) 의 게이트와 접속되어 있는 NMOS 트랜지스터 (17) 의 게이트 전압도 접지 단자 전압 부근까지 하강한다. 이 때문에, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압은 임계값 전압보다 작아지고, 드레인 전류가 거의 흐르지 않게 된다.
또, 입력 단자 (IN) 에 부여되는 입력 신호 전압이 접지 단자 전압 부근인 경우, PMOS 트랜지스터 (10) 의 게이트?소스 사이 전압은 커지고, 큰 드레인 전류가 흐른다.
따라서, 이 회로는 큰 소스 전류가 흐른다.
다음으로, 아이들링 상태에 있어서의 회로 동작에 대해 설명한다.
NMOS 트랜지스터 (14) 의 게이트?소스 사이 전압을 VGS14, NMOS 트랜지스터 (15) 의 게이트?소스 사이 전압을 VGS15, NMOS 트랜지스터 (16) 의 게이트?소스 사이 전압을 VGS16, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압을 VGS17 로 하면,
VGS17 ＝ VGS16 － VGS15 ＋ VGS14 … (1)
이 성립된다. 여기서, NMOS 트랜지스터 (14 및 15) 의 애스펙트비가 동등하고, NMOS 트랜지스터 (14 및 15) 의 드레인 전류에 정전류원 (19) 이 흐르게 하는 전류의 절반이 흐르도록 회로 설계되면, 식 (1) 은
VGS17 ＝ VGS16 … (2)
가 된다. 식 (2) 는 NMOS 트랜지스터 (16 및 17) 가 커런트 미러 회로와 동일한 관계에 있음을 나타내고 있다. NMOS 트랜지스터 (16) 의 애스펙트비를 K16, NMOS 트랜지스터 (17) 의 애스펙트비를 K17, NMOS 트랜지스터 (17) 의 드레인 전류를 I17, 정전류원 (20) 의 전류를 I20 으로 하면,
I17 ＝ (K17/K16)?I20 … (3)
이 성립된다. 식 (3) 은 정전류원 (20) 이 흐르게 하는 전류와 NMOS 트랜지스터 (16 및 17) 의 애스펙트비가 적절히 설계됨으로써, NMOS 트랜지스터 (17) 의 드레인 전류를 작은 전류로 할 수 있음을 나타내고 있다. PMOS 트랜지스터 (10) 의 드레인 전류에 대해서도, 이 드레인 전류가 NMOS 트랜지스터 (17) 의 드레인 전류와 동등해지도록, PMOS 트랜지스터 (10) 의 게이트 전압이 부여되면, 아이들링 전류가 작아진다.
상기 서술한 바와 같이 구성된 출력 회로는, 큰 싱크 전류 및 큰 소스 전류를 흐르게 하고, 또한 아이들링 상태에서의 소비 전류가 작은 AB 급 출력 회로이다. 또, PMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (17) 의 드레인 전류 이외의 소비 전류는 정전류원 (18 ? 20) 에 의해 결정되기 때문에, 입력 신호 전압과는 상관없다.
도 5 의 회로는 본 실시형태의 출력 회로와 입력 차동 증폭단을 조합한 2 단으로 이루어지는 연산 증폭기이다. 입력 차동 증폭단은 NMOS 트랜지스터 (40 및 41), PMOS 트랜지스터 (42 및 43), 정전류원 (44) 에 의해 구성된다. 이 연산 증폭기에 있어서, NMOS 트랜지스터 (40 및 41) 의 게이트에 부여된 입력 신호 전압은 증폭되어, 본 실시형태의 출력 회로의 출력 단자 (OUT) 로부터 출력된다.
[변형예 1] 도 2 는 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도이다. 도 1 의 회로와 비교하면, 디프레션형 NMOS 트랜지스터 (21 및 22) 가 추가되어 있다. 디프레션형 NMOS 트랜지스터 (21) 의 게이트는 접지 단자에 접속되고, 소스는 정전류원 (18) 에 접속되고, 드레인은 PMOS 트랜지스터 (11) 및 PMOS 트랜지스터 (12) 의 드레인에 접속된다. 또, 디프레션형 NMOS 트랜지스터 (22) 의 게이트는 접지 단자에 접속되고, 소스는 NMOS 트랜지스터 (15) 의 드레인에 접속되고, 드레인은 전원 단자에 접속되어 있다.
여기서, 정전류원 (18) 은 NMOS 트랜지스터로 구성되어 있는 것으로 한다. 이와 같은 회로 구성에 있어서, 전원 단자 전압이 변동되고, 그것에 추종하여 PMOS 트랜지스터 (11 및 12) 의 드레인 전압이 변동된 경우를 생각한다. 이 때, 디프레션형 NMOS 트랜지스터 (21 및 22) 가 캐스코드 회로의 역할을 하기 때문에, 정전류원 (18) 을 구성하는 NMOS 트랜지스터의 드레인의 전압 및 NMOS 트랜지스터 (15) 의 드레인 전압은 잘 변동되지 않는다. 그 때문에, 정전류원 (18) 및 NMOS 트랜지스터 (15) 는 채널 길이 변조 효과의 영향을 잘 받지 않게 된다.
[변형예 2] 도 3 은 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도이다. 도 1 의 회로와 비교하면, 임피던스 소자 (23 및 24) 가 추가되어 있다. 임피던스 소자 (23) 는, 일방의 단자가 PMOS 트랜지스터 (13) 의 드레인 및 NMOS 트랜지스터 (14) 의 게이트에 접속되고, 타방의 단자가 NMOS 트랜지스터 (14) 의 드레인 및 NMOS 트랜지스터 (17) 의 게이트에 접속되어 있다. 임피던스 소자 (24) 는, 일방의 단자가 정전류원 (20) 의 일방의 단자 및 NMOS 트랜지스터 (15) 의 게이트에 접속되고, 타방의 단자가 NMOS 트랜지스터 (16) 의 게이트 및 드레인에 접속되어 있다. 여기서, 정전류원 (19) 은 NMOS 트랜지스터로 구성되어 있는 것으로 가정하고, 일방의 단자가 드레인인 것으로 한다.
이와 같은 회로 구성에 있어서, 정전류원 (19) 의 전압 강하 V19 는, 임피던스 소자 (23) 의 전압 강하를 V23 으로 하면, 이하와 같이 나타낸다.
V19 ＝ VGS17 ＋ V23 － VGS14 … (4)
여기서, VGS14 와 VGS17 이 동등하게 설계되면, 식 (4) 는
V19 ＝ V23 … (5)
가 되고, 식 (5) 는 정전류원 (19) 의 일방의 단자의 전압이 임피던스 소자 (23) 의 전압 강하와 일치함을 나타내고 있다. 그 때문에, 임피던스 소자 (23) 의 전압 강하가 크게 설계되면, 정전류원 (19) 은 포화 영역에서 동작한다.
또, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압에 관해서는, 임피던스 소자 (24) 의 전압 강하를 V24 로 하면, 이하와 같이 나타낸다.
VGS17 ＝ VGS16 ＋ V24 － VGS15 ＋ VGS14 － V23 … (6)
여기서, NMOS 트랜지스터 (14 및 15) 의 애스펙트비가 동등하고, NMOS 트랜지스터 (14 및 15) 의 드레인 전류에 정전류원 (19) 이 흐르게 하는 전류의 절반이 흐르도록 회로 설계되고, 또한, 임피던스 소자 (23 및 24) 의 전압 강하가 동등하게 설계되면, 식 (6) 은
VGS17 ＝ VGS16 … (7)
이 된다. 식 (7) 은 식 (2) 와 동일한 관계이기 때문에, 식 (3) 의 관계가 성립된다. 따라서, 도 3 의 회로는 도 1 의 회로와 동일하게 아이들링 전류가 작다.
[변형예 3] 도 4 는 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도이다. 도 1 의 회로와 비교하면, PMOS 트랜지스터 (25) 가 추가되어 있다. PMOS 트랜지스터 (25) 는, 게이트가 정전류원 (18) 의 일방의 단자 및 PMOS 트랜지스터 (11) 의 드레인 및 PMOS 트랜지스터 (12) 의 게이트 및 드레인 및 PMOS 트랜지스터 (13) 의 게이트에 접속되고, 소스는 전원 단자에 접속되고, 드레인은 정전류원 (20) 의 일방의 단자 및 NMOS 트랜지스터 (15) 의 게이트 및 NMOS 트랜지스터 (16) 의 게이트 및 드레인에 접속된다. PMOS 트랜지스터 (12 및 25) 는 커런트 미러 회로를 구성하고, PMOS 트랜지스터 (12) 의 드레인 전류는 미러비에 따라 카피되어, PMOS 트랜지스터 (25) 의 드레인 전류가 된다. PMOS 트랜지스터 (25) 의 드레인 전류는, 정전류원 (20) 이 흐르게 하는 전류에 가산되어 포화 결선된 NMOS 트랜지스터 (16) 에 흘러들어간다. 그 때문에, 입력 신호 전압이 입력 단자 (IN) 에 부여된 경우, PMOS 트랜지스터 (25) 의 드레인 전류의 변화에 따라 NMOS 트랜지스터 (16) 의 게이트 전압이 변화하고, 이것에 추종하여 NMOS 트랜지스터 (15) 의 소스 전압이 변화한다. 이 때, NMOS 트랜지스터 (15) 의 소스 전압의 변화는, 상기 서술한 NMOS 트랜지스터 (17) 의 게이트 전압의 변화와 동일 방향이기 때문에, NMOS 트랜지스터 (17) 의 게이트?소스 사이 전압의 변화를 보다 크게 한다. 이로써, 보다 큰 싱크 전류 및 소스 전류가 흐른다.
18, 19, 20, 44 : 정전류원
21, 22 : 캐스코드 회로
23, 24 : 임피던스 소자

Claims (5)

  1. 입력 단자에 입력된 신호를 증폭시켜 출력 단자로부터 출력하는 출력 회로로서,
    게이트가 상기 입력 단자에 접속되고, 소스가 제 1 전원 단자에 접속되고, 드레인이 상기 출력 단자에 접속되는 제 1 의 제 1 도전형 MOS 트랜지스터와,
    게이트가 상기 입력 단자에 접속되고, 소스가 상기 제 1 전원 단자에 접속되는 제 2 의 제 1 도전형 MOS 트랜지스터와,
    일방의 단자가 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 드레인에 접속되고, 타방의 단자가 제 2 전원 단자에 접속되는 제 1 전류원과,
    제 3 및 제 4 의 제 1 도전형 MOS 트랜지스터를 갖고, 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 게이트 및 드레인이 상기 제 1 전류원의 일방의 단자에 접속되고, 상기 제 4 의 제 1 도전형 MOS 트랜지스터의 게이트가 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 게이트와 접속되고, 상기 제 1 전류원의 전류와 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 드레인 전류와의 차분의 전류를 미러하는 커런트 미러 회로와,
    게이트 및 드레인이 상기 제 4 의 제 1 도전형 MOS 트랜지스터의 드레인에 접속되는 제 1 의 제 2 도전형 MOS 트랜지스터와,
    일방의 단자가 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 소스에 접속되고, 타방의 단자가 상기 제 2 전원 단자에 접속되는 제 2 전류원과,
    일방의 단자가 상기 제 1 전원 단자에 접속되는 제 3 전류원과,
    게이트가 상기 제 3 전류원의 타방의 단자에 접속되고, 소스가 상기 제 2 전류원의 일방의 단자에 접속되고, 드레인이 상기 제 1 전원 단자에 접속되는 제 2 의 제 2 도전형 MOS 트랜지스터와,
    게이트 및 드레인이 상기 제 3 전류원의 타방의 단자에 접속되고, 소스가 상기 제 2 전원 단자에 접속되는 제 3 의 제 2 도전형 MOS 트랜지스터와,
    게이트가 상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인에 접속되고, 소스가 상기 제 2 전원 단자에 접속되고, 드레인이 상기 출력 단자에 접속되는 제 4 의 제 2 도전형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 출력 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전류원의 일방의 단자 및 상기 제 2 의 제 2 도전형 MOS 트랜지스터의 드레인에, 제 1 및 제 2 캐스코드 회로를 형성한 것을 특징으로 하는 출력 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 캐스코드 회로는, 게이트가 상기 제 2 전원 단자에 접속되는 디프레션형 제 2 도전형 MOS 트랜지스터로 구성되는 것을 특징으로 하는 출력 회로.
  4. 제 1 항에 있어서,
    상기 제 1 의 제 2 도전형 MOS 트랜지스터의 드레인에 제 1 임피던스 소자를 형성하고,
    상기 제 3 의 제 2 도전형 MOS 트랜지스터의 드레인에 제 2 임피던스 소자를 형성한 것을 특징으로 하는 출력 회로.
  5. 제 1 항에 있어서,
    상기 커런트 미러 회로는, 추가로 제 5 의 제 1 도전형 MOS 트랜지스터를 갖고,
    상기 제 5 의 제 1 도전형 MOS 트랜지스터는, 게이트가 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 제 3 의 제 2 도전형 MOS 트랜지스터 드레인에 접속되고,
    상기 제 5 의 제 1 도전형 MOS 트랜지스터는, 상기 제 1 전류원의 전류와 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 드레인 전류와의 차분의 전류를 미러하는 것을 특징으로 하는 출력 회로.
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