CN102624340A - 输出电路 - Google Patents

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Abstract

本发明提供输出电路，其能够流过更充分的输出电流。在PMOS晶体管(12)的漏极电流大的情况下，PMOS晶体管(13)在非饱和区域内进行动作。此时，NMOS晶体管(14)以及(17)的栅极电压上升到电源端子电压附近。因此，NMOS晶体管(17)的栅极/源极间电压变大而流过充分的输出电流。

Description

输出电路
技术领域
本发明涉及输出电路。
背景技术
对现有的输出电路进行说明。图6是示出现有输出电路的电路图。
当对输入端子IN提供输入信号电压时，经由PMOS晶体管50变换为漏极电流。该漏极电流通过输出端子OUT中的输出阻抗而变换为输出电压。另外，输入信号电压经由PMOS晶体管51变换为漏极电流。该漏极电流与恒流源56流出的电流之间的差分作为PMOS晶体管52的漏极电流流动。该漏极电流利用由PMOS晶体管52以及53构成的电流镜电路和由NMOS晶体管54以及55构成的电流镜电路而成为NMOS晶体管55的漏极电流。该漏极电流通过输出端子OUT中的输出阻抗变换为输出电压。这样，输入信号电压在被与输出端子OUT连接的PMOS晶体管50以及NMOS晶体管55双方放大之后出现在输出端子OUT处。该电路与仅利用输出PMOS晶体管放大的A级输出电路结构、或仅利用输出NMOS晶体管放大的A级输出电路结构相比，效率良好且放大幅度变高(例如，参照专利文献1)。
【专利文献1】日本特开平08-8654号公报(图2)
现有的输出电路可获得较大的源极电流，与此相对，由于对NMOS晶体管54进行了饱和连接(飽和結線)，所以NMOS晶体管55的栅极电压只能上升到NMOS晶体管54的阈值电压程度的电平。由此，在NMOS晶体管55中无法获得大的栅极/源极间电压，所以具有如下这样的课题：有时未流过较大的灌电流(シンク電流)，而导致输出电流不足。
发明内容
本发明是鉴于上述课题而完成的，其目的是提供可流过充分的输出电流的输出电路。
本发明为了解决上述课题，构成以下这种结构的输出电路。
该输出电路的特征是具有：第1个第一导电类型MOS晶体管，其源极与第一电源端子连接；第2个第一导电类型MOS晶体管，其栅极与上述第1个第一导电类型MOS晶体管的栅极连接，源极与上述第一电源端子连接；第一电流源，其一个端子与上述第2个第一导电类型MOS晶体管的漏极连接，另一个端子与第二电源端子连接；第一电流镜电路，其具有输入端子以及输出端子，输入端子与上述第电流源的一个端子连接，流过上述第一电流源的电流与上述第2个第一导电类型MOS晶体管的漏极电流之间的差分电流被输入到输入端子，并由第3第一导电类型MOS晶体管以及第4个第一导电类型MOS晶体管构成；第1个第二导电类型MOS晶体管，其栅极以及漏极与上述第一电流镜电路的输出端子连接；第二电流源，其一个端子与上述第1个第二导电类型MOS晶体管的源极连接，另一个端子与上述第二电源端子连接；第三电流源，其一个端子与上述第一电源端子连接；第2个第二导电类型MOS晶体管，其栅极与上述第三电流源的另一个端子连接，源极与上述第二电流源的一个端子连接，漏极与上述第一电源端子连接；第3个第二导电类型MOS晶体管，其栅极以及漏极与上述第三电流源的另一个端子连接，源极与上述第二电源端子连接；以及第4个第二导电类型MOS晶体管，其栅极与上述第1个第二导电类型MOS晶体管的漏极连接，源极与上述第二电源端子连接，漏极与上述第1个第一导电类型MOS晶体管的漏极连接。
在如上所述构成的本发明的输出电路中，当第4个第一导电类型MOS晶体管的漏极电流大于第三电流源流过的电流时，第4个第二导电类型MOS晶体管的栅极电压成为第一电源端子的电压附近的电平。因此，本发明的输出电路与现有输出电路相比，具有可流过充分的输出电流的效果。
附图说明
图1是示出本实施方式的输出电路的电路图。
图2是示出本实施方式的输出电路的其它例的电路图。
图3是示出本实施方式的输出电路的其它例的电路图。
图4是示出本实施方式的输出电路的其它例的电路图。
图5是示出使用本实施方式输出电路的运算放大器的电路图。
图6是示出现有输出电路的电路图。
标号说明
18、19、20、44恒流源；21、22共源共栅(カスコ一ド)电路；23、24阻抗元件。
具体实施方式
以下，参照附图来说明本发明的实施方式。
首先，说明输出电路的结构。图1是示出本实施方式的输出电路的电路图。
本实施方式的输出电路具备PMOS晶体管10～13、NMOS晶体管14～17和恒流源18～20。
PMOS晶体管10的栅极与输入端子IN连接，源极与电源端子连接，漏极与输出端子OUT连接。PMOS晶体管11的栅极与输入端子IN连接，源极与电源端子连接，漏极与PMOS晶体管12的栅极及漏极、以及恒流源18的一个端子连接。恒流源18的另一个端子与接地端子连接。PMOS晶体管12的源极与电源端子连接。PMOS晶体管13的栅极与PMOS晶体管12的栅极连接，源极与电源端子连接，漏极与NMOS晶体管14的栅极以及漏极连接。此外，PMOS晶体管12以及13构成电流镜电路。NMOS晶体管14的源极与恒流源19的一个端子以及NMOS晶体管15的源极连接。恒流源19的另一个端子与接地端子连接。NMOS晶体管15的漏极与电源端子连接，栅极与NMOS晶体管16的栅极及漏极、以及恒流源20的一个端子连接。恒流源20的另一个端子与电源端子连接。NMOS晶体管16的源极与接地端子连接。NMOS晶体管17的栅极与NMOS晶体管14的栅极连接，源极与接地端子连接，漏极与输出端子OUT连接。
接着，对输出电路的动作进行说明。
当对输入端子IN提供输入信号电压时，经由PMOS晶体管10变换为漏极电流。该漏极电流通过输出端子OUT中的输出阻抗变换为输出电压。另外，输入信号电压经由PMOS晶体管11变换为漏极电流。该漏极电流与恒流源18流出的电流之间的差分作为PMOS晶体管12的漏极电流流动。该漏极电流根据镜像比而被复制成与PMOS晶体管12构成电流镜电路的PMOS晶体管13的漏极电流，经由饱和连接的NMOS晶体管14，流入恒流源19。此时，恒流源19流出的电流与PMOS晶体管13的漏极电流之间的差分作为NMOS晶体管15的漏极电流流动。这里，NMOS晶体管15的栅极电压是恒流源20流出的电流流入饱和连接的NMOS晶体管16而产生的恒定电压。因此，当NMOS晶体管15的漏极电流发生变化时，NMOS晶体管15的源极电压根据其变化量发生变化，与NMOS晶体管15的源极连接的NMOS晶体管14的源极电压也同样地变化。NMOS晶体管14的栅极/源极间电压根据PMOS晶体管13流出的漏极电流来确定。由此，NMOS晶体管14的源极电压变化时，NMOS晶体管14的栅极电压也相应地变化。该栅极电压的变化经由NMOS晶体管17变换为漏极电流。该漏极电流通过输出端子OUT中的输出阻抗变换为输出电压。
接着，说明NMOS晶体管17的栅极/源极间电压变大而流过较大的灌电流的情况。
以下，假定与输入端子IN连接的前级电路可产生从接地端子电压到电源端子电压的范围的信号电压。
当提供给输入端子IN的输入信号电压是电源端子电压附近时，PMOS晶体管11的栅极/源极间电压小于阈值电压，几乎不流过漏极电流。因此，恒流源18流出的电流的大部分作为PMOS晶体管12的漏极电流流动。此时，饱和连接的NMOS晶体管14的栅极电压以及源极电压上升，PMOS晶体管13在非饱和区域内进行动作，PMOS晶体管13流过与恒流源19流出的电流大致相等的漏极电流。NMOS晶体管14的栅极电压上升到电源端子电压附近，与NMOS晶体管14的栅极连接的NMOS晶体管17的栅极电压也上升到电源端子电压附近。因此，NMOS晶体管17的栅极/源极间电压变大而流过较大的漏极电流。
另外，在提供给输入端子IN的输入信号电压是电源端子电压附近时，PMOS晶体管10的栅极/源极间电压小于阈值电压，几乎不流过漏极电流。因此，该电路流过较大的灌电流。
接着，说明NMOS晶体管17的栅极/源极间电压小于阈值电压而流过较大的源极电流的情况。
在提供给输入端子IN的输入信号电压是接地端子电压附近时，PMOS晶体管11的栅极/源极间电压变大。此时，恒流源18流出的电流的大部分作为PMOS晶体管11的漏极电流流动。因此，PMOS晶体管12的漏极电流不会流过，构成电流镜电路的PMOS晶体管13的漏极电流也不会流过。这样，恒流源19的电流的大部分作为NMOS晶体管15的漏极电流流动，NMOS晶体管15的栅极/源极间电压变大。因为NMOS晶体管15的栅极电压是恒定电压，栅极/源极间电压变大，因而NMOS晶体管15的源极电压下降到接地端子电压附近。另外，与NMOS晶体管15的源极连接的NMOS晶体管14的源极电压也同样下降到接地端子电压附近。饱和连接的NMOS晶体管14的栅极/源极间电压根据PMOS晶体管13流出的漏极电流来确定，所以NMOS晶体管14的栅极电压追随NMOS晶体管14的源极电压，下降到接地端子电压附近。与NMOS晶体管14的栅极连接的NMOS晶体管17的栅极电压也下降到接地端子电压附近。因此，NMOS晶体管17的栅极/源极间电压小于阈值电压，几乎不流过漏极电流。
另外，在提供给输入端子IN的输入信号电压是接地端子电压附近时，PMOS晶体管10的栅极/源极间电压变大而流过较大的漏极电流。
因此，在该电路中流过较大的源极电流。
接着，说明无功(idling)状态下的电路动作。
当将NMOS晶体管14的栅极/源极间电压设为VGS14、将NMOS晶体管15的栅极/源极间电压设为VGS15、将NMOS晶体管16的栅极/源极间电压设为VGS16、将NMOS晶体管17的栅极/源极间电压设为VGS17时，以下公式成立：
VGS17＝VGS16-VGS15+VGS14···(1)
这里，当电路设计为NMOS晶体管14以及15的纵横比相等、在NMOS晶体管14以及15的漏极电流中流过恒流源19流出的电流的一半时，式子(1)成为以下公式：
VGS17＝VGS16···(2)
式(2)表示NMOS晶体管16以及17处于与电流镜电路同样的关系。当将NMOS晶体管16的纵横比设为K16、将NMOS晶体管17的纵横比设为K17、将NMOS晶体管17的漏极电流设为I17、将恒流源20的电流设为I20时，以下公式成立：
I17＝(K17/K16)·I20···(3)
式(3)表示通过适当设计恒流源20流出的电流、NMOS晶体管16以及17的纵横比，能够使NMOS晶体管17的漏极电流成为较小的电流。对于PMOS晶体管10的漏极电流，如果提供PMOS晶体管10的栅极电压以使该漏极电流与NMOS晶体管17的漏极电流相等，则无功(idling)电流变小。
如上所述构成的输出电路是流过较大的灌电流以及较大的源极电流、且无功状态下的消耗电流较小的AB级输出电路。另外，PMOS晶体管10以及NMOS晶体管17的漏极电流以外的消耗电流由恒流源18～20来决定，所以不取决于输入信号电压。
图5的电路是使本实施方式的输出电路与输入差动放大级组合的由2级构成的运算放大器。输入差动放大级由NMOS晶体管40以及41、PMOS晶体管42以及43、恒流源44构成。在该运算放大器中，将对NMOS晶体管40以及41的栅极提供的输入信号电压进行放大，从本实施方式的输出电路的输出端子OUT输出。
[变形例1]
图2是示出本实施方式的输出电路的其它例的电路图。与图1的电路相比，追加了耗尽型NMOS晶体管21以及22。耗尽型NMOS晶体管21的栅极与接地端子连接，源极与恒流源18连接，漏极与PMOS晶体管11以及PMOS晶体管12的漏极连接。另外，耗尽型NMOS晶体管22的栅极与接地端子连接，源极与NMOS晶体管15的漏极连接，漏极与电源端子连接。
这里，假定恒流源18由NMOS晶体管构成。在这样的电路结构中，考虑了电源端子电压变动、PMOS晶体管11以及12的漏极电压追随于电源端子电压变动而发生变动的情况。此时，由于耗尽型NMOS晶体管21以及22发挥共源共栅电路的作用，从而构成恒流源18的NMOS晶体管的漏极的电压以及NMOS晶体管15的漏极电压不易变动。因此，恒流源18以及NMOS晶体管15不易受到沟道长度调制效应的影响。
[变形例2]
图3是示出本实施方式的输出电路的其它例的电路图。与图1的电路相比，追加了阻抗元件23以及24。阻抗元件23的一个端子与PMOS晶体管13的漏极以及NMOS晶体管14的栅极连接，另一个端子与NMOS晶体管14的漏极以及NMOS晶体管17的栅极连接。阻抗元件24的一个端子与恒流源20的一个端子以及NMOS晶体管15的栅极连接，另一个端子与NMOS晶体管16的栅极以及漏极连接。这里，假定恒流源19由NMOS晶体管构成，一个端子为漏极。
在这样的电路结构中，当将阻抗元件23的电压降设为V23时，恒流源19的电压降V19如下表示。
V19＝VGS17+V23-VGS14···(4)
这里，当设计为VGS14与VGS17相等时，式(4)成为：
V19＝V23···(5)，
式(5)表示恒源19的一个端子的电压与阻抗元件23的电压降一致。因此，如果设计为阻抗元件23的电压降较大，则恒流源19在饱和区域内动作。
另外，当将阻抗元件24的电压降设为V24时，NMOS晶体管17的栅极/源极间电压如下表示：
VGS17＝VGS16+V24-VGS15+VGS14-V23···(6)
这里，如果电路设计为NMOS晶体管14以及15的纵横比相等、在NMOS晶体管14以及15的漏极电流中流过恒流源19流出的电流的一半、此外还设计为阻抗元件23以及24的电压降相等，则式(6)成为：
VGS17＝VGS16···(7)。
因为式(7)是与式(2)同样的关系，所以式(3)的关系成立。因此，图3的电路与图1的电路相同，无功电流较小。
[变形例3]
图4是示出本实施方式的输出电路的其它例的电路图。与图1的电路相比，追加了PMOS晶体管25。PMOS晶体管25的栅极与恒流源18的一个端子、PMOS晶体管11的漏极、PMOS晶体管12的栅极及漏极、以及PMOS晶体管13的栅极连接，源极与电源端子连接，漏极与恒流源20的一个端子、NMOS晶体管15的栅极、NMOS晶体管16的栅极以及漏极连接。PMOS晶体管12以及25构成电流镜电路，PMOS晶体管12的漏极电流根据镜像比进行复制，成为PMOS晶体管25的漏极电流。PMOS晶体管25的漏极电流与恒流源20流出的电流相加后流入饱和连接的NMOS晶体管16。因此，当将输入信号电压提供给输入端子IN时，NMOS晶体管16的栅极电压根据PMOS晶体管25的漏极电流的变化而变化，追随于此，NMOS晶体管15的源极电压发生变化。此时，NMOS晶体管15的源极电压的变化与上述NMOS晶体管17的栅极电压的变化是相同方向，所以NMOS晶体管17的栅极/源极间电压的变化进一步变大。由此，流过更大的灌电流以及源极电流。

Claims (5)

1.一种输出电路，其对输入到输入端子的信号进行放大，从输出端子输出，其特征在于，该输出电路具有：
第1个第一导电类型MOS晶体管，其栅极与上述输入端子连接，源极与第一电源端子连接，漏极与上述输出端子连接；
第2个第一导电类型MOS晶体管，其栅极与上述输入端子连接，源极与上述第一电源端子连接；
第一电流源，其一个端子与上述第2个第一导电类型MOS晶体管的漏极连接，另一个端子与第二电源端子连接；
电流镜电路，其具有第3个第一导电类型MOS晶体管以及第4个第一导电类型MOS晶体管，上述第3个第一导电类型MOS晶体管的栅极以及漏极与上述第一电流源的一个端子连接，上述第4个第一导电类型MOS晶体管的栅极与上述第3个第一导电类型MOS晶体管的栅极连接，对上述第一电流源的电流与上述第2个第一导电类型MOS晶体管的漏极电流之间的差分电流进行镜像；
第1个第二导电类型MOS晶体管，其栅极以及漏极与上述第4个第一导电类型MOS晶体管的漏极连接；
第二电流源，其一个端子与上述第1个第二导电类型MOS晶体管的源极连接，另一个端子与上述第二电源端子连接；
第三电流源，其一个端子与上述第一电源端子连接；
第2个第二导电类型MOS晶体管，其栅极与上述第三电流源的另一个端子连接，源极与上述第二电流源的一个端子连接，漏极与上述第一电源端子连接；
第3个第二导电类型MOS晶体管，其栅极以及漏极与上述第三电流源的另一个端子连接，源极与上述第二电源端子连接；以及
第4个第二导电类型MOS晶体管，其栅极与上述第1个第二导电类型MOS晶体管的漏极连接，源极与上述第二电源端子连接，漏极与上述输出端子连接。
2.根据权利要求1所述的输出电路，其特征在于，
在上述第一电流源的一个端子以及上述第2个第二导电类型MOS晶体管的漏极处设置有第一共源共栅电路以及第二共源共栅电路。
3.根据权利要求2所述的输出电路，其特征在于，
上述第一共源共栅电路以及第二共源共栅电路由栅极与上述第二电源端子连接的耗尽型第二导电类型MOS晶体管构成。
4.根据权利要求1所述的输出电路，其特征在于，
在上述第1个第二导电类型MOS晶体管的漏极处设置有第一阻抗元件，
在上述第3个第二导电类型MOS晶体管的漏极处设置有第二阻抗元件。
5.根据权利要求1所述的输出电路，其特征在于，
上述电流镜电路还具有第5个第一导电类型MOS晶体管，
上述第5个第一导电类型MOS晶体管的栅极与上述第3个第一导电类型MOS晶体管的栅极连接，漏极与上述第3个第二导电类型MOS晶体管的漏极连接，
上述第5个第一导电类型MOS晶体管对上述第一电流源的电流与上述第2个第一导电类型MOS晶体管的漏极电流之间的差分电流进行镜像。
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