JPH1079659A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】チップ面積の増大を抑えることのできる半導体
集積回路装置を提供する。 【解決手段】半導体集積回路装置１には、演算増幅回路
４が備えられる。演算増幅回路４の一方の入力端子には
アナログ回路３が接続されてアナログ出力信号Ａout が
入力され、他方の入力端子は出力端子に接続されて出力
信号がフィードバックされ、その出力端子は外部端子５
に接続されてアナログ出力信号を外部へ出力する。演算
増幅回路４の一方の入力端子とアナログ回路３との間に
は、第１の切換手段６が挿入接続され、他方の入力端子
と出力端子との間には第２の切換手段７が挿入接続され
る。デジタル回路２からのデジタル出力信号Ｄout が一
方の入力端子に入力される場合、他方の入力端子に予め
設定された基準電圧Ｖａが他方の入力端子に入力され、
その基準電圧Ｖａとデジタル出力信号Ｄout の比較結果
に基づいた信号が外部端子５を介して出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に係り、詳しくは同一チップ上に集積化したデジタル回
路とアナログ回路の入出力回路に関するものである。

【０００２】近年の半導体集積回路装置においては、高
集積化に伴い、デジタル回路とアナログ回路とが同一チ
ップ上に集積化され、チップ上に形成される回路面積の
増加、即ち、チップサイズの増加を招いている。チップ
サイズが大きくなると、コストアップや歩留まりが低下
することから、チップサイズの小型化が要求されてい
る。

【０００３】

【従来の技術】従来、半導体集積回路装置においては、
デジタル回路とともに、アナログ回路を同一チップ上に
形成することにより、実装面積の縮小や、デジタル回路
からアナログ回路までの距離を短くして動作速度の向上
等が図られている。

【０００４】

【発明が解決しようとする課題】ところで、半導体集積
回路装置に形成されるアナログ回路及びデジタル回路
は、それぞれ入出力回路及び外部端子を介して装置外部
と様々な信号の入出力を行っている。そのため、同一チ
ップ上に集積化する回路数を多くすると、それに伴って
入出力回路及び外部端子の数が多くなる。その結果、入
出力回路、外部端子を形成するために多くの面積が必要
となるため、半導体集積回路装置全体の面積が大きくな
り、その半導体集積回路装置を形成するチップサイズが
増大する。チップサイズの増大は、そのチップを形成す
るためのコストアップや、チップの歩留まりの低下を招
くことから、チップサイズの増大を抑える必要がある。

【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的はチップ面積の増大を抑え
ることのできる半導体集積回路装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。即ち、半導体集積回路装置１には、
外部にデジタル出力信号Ｄout を出力するデジタル回路
２と、外部にアナログ出力信号Ａout を出力するアナロ
グ回路３とが備えられる。また、半導体集積回路装置１
には、演算増幅回路４が備えられる。演算増幅回路４の
一方の入力端子にはアナログ回路３が接続されてアナロ
グ出力信号Ａout が入力され、他方の入力端子は出力端
子に接続されて出力信号がフィードバックされ、その出
力端子は外部端子５に接続されてアナログ出力信号を外
部へ出力する。演算増幅回路４の一方の入力端子とアナ
ログ回路３との間には、第１の切換手段６が挿入接続さ
れ、アナログ出力信号Ａout に代えてデジタル回路２か
らのデジタル出力信号Ｄout が一方の入力端子に入力さ
れる。また、演算増幅回路４の他方の入力端子と出力端
子との間には第２の切換手段７が挿入接続され、デジタ
ル出力信号Ｄout を出力する場合に、予め設定された基
準電圧Ｖａが他方の入力端子に入力され、その基準電圧
Ｖａとデジタル出力信号Ｄout の比較結果に基づいた信
号が外部端子５を介して出力される。

【０００７】また、請求項２に記載の発明は、請求項１
に記載の半導体集積回路装置において、前記演算増幅回
路は、前記一方の入力端子と他方の入力端子の信号を入
力する差動増幅回路部と、その出力端子は前記外部端子
に接続され、入力端子は前記差動増幅回路部の出力端子
に接続された出力回路部とから構成され、前記アナログ
出力信号又はデジタル出力信号を外部へ出力する場合に
は前記アナログ出力信号又はデジタル出力信号を、外部
からデジタル回路に対して信号を入力する場合には前記
外部端子から入力される信号を切り換えて前記一方の入
力端子に入力する第３の切換手段と、前記アナログ出力
信号又はデジタル出力信号を外部へ出力する場合には前
記差動増幅回路部と出力回路部とを接続し、外部からデ
ジタル回路に対して信号を入力する場合には前記差動増
幅回路部と出力回路部とを切り離すとともに、前記差動
増幅回路部から出力される信号を前記デジタル回路に出
力する第４の切換手段とを備えたことを要旨とする。

【０００８】また、請求項３に記載の発明は、請求項１
又は２に記載の半導体集積回路装置において、前記デジ
タル回路に接続され、該デジタル回路から入力されるデ
ジタル信号をアナログ信号に変換し、そのアナログ信号
を基準電圧として前記演算増幅回路に出力するデジタル
−アナログ変換回路を備えたことを要旨とする。

【０００９】更に、請求項４に記載の発明は、請求項３
に記載の半導体集積回路装置において、前記差動増幅回
路部の出力端子と前記デジタル−アナログ変換回路の任
意の入力端子とを接続し、外部からデジタル回路に対し
て信号を入力する場合に、前記デジタル回路から出力さ
れるデジタル信号と、前記差動増幅回路部から出力され
る信号と、に基づいて、前記デジタル−アナログ変換回
路から出力されるアナログ信号を変更するようにしたこ
とを要旨とする。

【００１０】（作用）従って、請求項１の発明によれ
ば、アナログ回路３から出力されるアナログ出力信号Ａ
out は、第２の切換手段７によって出力信号が他方の入
力端子にフィードバックされた演算増幅回路４の一方の
入力端子に入力され、外部端子５を介して出力される。
デジタル回路２から出力されるデジタル出力信号Ｄout
は、第２の切換手段７によって基準電圧Ｖａが他方の入
力端子に入力された演算増幅回路４の一方の入力端子に
入力され、基準電圧Ｖａとデジタル出力信号Ｄout との
比較結果が外部端子５を介して出力される。

【００１１】また、請求項２の発明によれば、演算増幅
回路は、前記一方の入力端子と他方の入力端子の信号を
入力する差動増幅回路部と、その出力端子は外部端子に
接続され、入力端子は差動増幅回路部の出力端子に接続
された出力回路部とから構成される。第３の切換手段で
は、アナログ出力信号又はデジタル出力信号を外部へ出
力する場合にはアナログ出力信号又はデジタル出力信号
が、外部からデジタル回路に対して信号を入力する場合
には外部端子から入力される信号が切り換えられて差動
増幅回路の一方の入力端子に入力される。第４の切換手
段では、アナログ出力信号又はデジタル出力信号を外部
へ出力する場合には差動増幅回路部と出力回路部とが接
続され、外部からデジタル回路に対して信号が入力され
る場合には差動増幅回路部と出力回路部とが切り離され
るとともに、差動増幅回路部から出力される信号がデジ
タル回路に出力される。

【００１２】また、請求項３に記載の発明によれば、デ
ジタル回路に接続されたデジタル−アナログ変換回路が
備えられ、デジタル回路から入力されるデジタル信号が
アナログ信号に変換され、そのアナログ信号が基準電圧
として演算増幅回路に出力される。

【００１３】また、請求項４に記載の発明によれば、差
動増幅回路部の出力端子とデジタル−アナログ変換回路
の任意の入力端子とが接続され、外部からデジタル回路
に対して信号が入力される場合に、デジタル回路から出
力されるデジタル信号と、差動増幅回路部から出力され
る信号と、に基づいて、デジタル−アナログ変換回路か
ら出力されるアナログ信号が変更される。

【００１４】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図６に従って説明する。図２に示すよう
に、半導体集積回路装置（以下、単に半導体装置とい
う）１１には、デジタル回路１２、アナログ回路１３、
入出力回路１４、及び、Ｄ／Ａ（Degital-Analog）コン
バータ１５が設けられ、それらは同一チップ上に形成さ
れている。また、半導体装置１１には、外部端子１６が
同一チップ上に形成されている。その外部端子１６は、
半導体装置１１の外部、即ち、他の図示しない装置に接
続されている。

【００１５】デジタル回路１２は、ＣＰＵ等よりなり、
処理に応じてデジタル出力信号Ｄout を入出力回路１４
に出力する。また、デジタル回路１２は、制御信号ＣＡ
をアナログ回路１３に出力し、そのアナログ回路１３
は、制御信号ＣＡに基づいて動作し、その動作に応じて
アナログ出力信号Ａout を入出力回路１４に出力する。

【００１６】入出力回路１４は、デジタル回路１２から
入力される制御信号ＣＯＮＴに基づいて、デジタル回路
１２から入力されるデジタル出力信号Ｄout 、又は、ア
ナログ回路１３から入力されるアナログ出力信号Ａout
を外部端子１６を介して外部に出力する。従って、デジ
タル回路１２とアナログ回路１３は、入出力回路１４及
び外部端子１６を共用し、それぞれデジタル出力信号Ｄ
out とアナログ信号Ａout を出力する。

【００１７】また、入出力回路１４は、制御信号ＣＯＮ
Ｔに基づいて、外部端子１６を介して入力される信号
を、デジタル入力信号Ｄinとしてデジタル回路１２に出
力する。従って、デジタル回路１２は、入出力回路１４
及び外部端子１６を用いて、デジタル出力信号Ｄout の
出力と、デジタル入力信号Ｄinの入力に行う。

【００１８】即ち、デジタル回路１２とアナログ回路１
３は、入出力回路１４及び外部端子１６を共用し、それ
ぞれデジタル出力信号Ｄout の出力とデジタル入力信号
Ｄinの入力、アナログ出力信号Ａout の出力を行う。

【００１９】Ｄ／Ａコンバータ１５には、デジタル回路
２から所定のビット数のデジタル信号Ｄａが入力され
る。Ｄ／Ａコンバータ１５は、入力されるデジタル信号
Ｄａに基づいて生成したアナログ信号を、基準電圧Ｖａ
として入出力回路１４に出力する。

【００２０】入出力回路１４は、入力される基準電圧Ｖ
ａに基づいて、デジタル回路１２から入力されるデジタ
ル出力信号Ｄout がＨレベルかＬレベルかを判断し、そ
の判断結果に基づいて外部端子１６を介して外部にＨレ
ベル又はＬレベルの信号を出力する。また、入出力回路
１４は、入力される基準電圧Ｖａに基づいて、外部端子
１６を介して外部から入力される信号がＨレベルかＬレ
ベルかを判断し、その判断結果に基づいてＨレベル又は
Ｌレベルのデジタル入力信号Ｄinをデジタル回路１２に
出力する。

【００２１】即ち、基準電圧Ｖａは、デジタル出力信号
Ｄout と外部から入力される信号がＨレベルかＬレベル
かを判断するしきい値電圧となる。この基準電圧Ｖａ
は、デジタル回路１２の動作電圧と、半導体装置１１外
部の装置の動作電圧が異なる場合等に有効となる。

【００２２】例えば、デジタル回路１２は動作電圧が３
Ｖ（ボルト）であって、外部の装置の動作電圧が５Ｖと
する。この場合、デジタル回路１２は、デジタル出力信
号Ｄout を出力する際に、デジタル信号Ｄａを出力して
基準電圧Ｖａをデジタル回路１２の動作電圧（＝３Ｖ）
とグランドレベル（＝０Ｖ）との間の電圧、例えば１．
５Ｖに設定する。すると、入出力回路１４は、デジタル
出力信号Ｄout が基準電圧Ｖａ（＝１．５Ｖ）よりも高
い電圧の場合にはＨレベル（＝５Ｖ）の信号を外部に出
力し、デジタル出力信号Ｄout が基準電圧Ｖａ（＝１．
５Ｖ）よりも低い電圧の場合にはＬレベル（＝０Ｖ）の
信号を外部に出力する。

【００２３】一方、デジタル回路１２は、デジタル入力
信号Ｄinを入力する際に、デジタル信号Ｄａを出力して
基準電圧Ｖａを外部の装置の動作電圧（＝５Ｖ）とグラ
ンドレベル（＝０Ｖ）との間の電圧、例えば３．５Ｖに
設定する。すると、入出力回路１４は、外部から入力さ
れる信号が基準電圧Ｖａ（＝３．５Ｖ）よりも高い電圧
の場合にはＨレベル（＝３Ｖ）のデジタル入力信号Ｄin
をデジタル回路１２に出力し、外部から入力される信号
が基準電圧Ｖａ（＝３．５Ｖ）よりも低い電圧の場合に
はＬレベル（＝０Ｖ）のデジタル入力信号Ｄinをデジタ
ル回路１２に出力する。

【００２４】従って、デジタル回路１２は、デジタル出
力信号Ｄout を出力する場合と、デジタル入力信号Ｄin
を入力する場合とで、基準電圧Ｖａの電圧を変更するこ
とで、デジタル回路１２の動作電圧と異なる動作電圧の
装置と、半導体装置１１との間で信号の入出力が可能と
なる。

【００２５】図３に示すように、入出力回路１４には、
演算増幅回路２１が設けられている。演算増幅回路２１
は、差動増幅回路部２２と出力回路部２３とから構成さ
れている。

【００２６】演算増幅回路２１、即ち、差動増幅回路部
２２と出力回路部２３は、アナログ出力信号Ａout 又は
デジタル出力信号Ｄout を出力する場合に利用される。
デジタル入力信号Ｄinを入力する場合には、差動増幅回
路部２２のみが利用される。

【００２７】差動増幅回路部２２は、ＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔ
P1，ＴP2と、ＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタという）ＴN1〜ＴN3とから構成され
ている。ＰＭＯＳトランジスタＴP1，ＴP2のソースは高
電位側電源線に接続され、ドレインはＮＭＯＳトランジ
スタＴN1，ＴN2のドレインにそれぞれ接続されている。
また、ＰＭＯＳトランジスタＴP1，ＴP2のゲートは互い
に接続されるとともに、ＰＭＯＳトランジスタＴP1のド
レインに接続されてカレントミラーを構成している。Ｎ
ＭＯＳトランジスタＴN1，ＴN2のソースは共通接続され
るとともにＮＭＯＳトランジスタＴN3のドレインに接続
され、ＮＭＯＳトランジスタＴN3のソースは低電位側電
源線に接続されている。そのＮＭＯＳトランジスタＴN3
のゲートには、図示しない電圧生成回路によって生成さ
れた一定電圧のバイアス電圧Ｖｂが入力されて定電流源
として動作する。

【００２８】ＮＭＯＳトランジスタＴN1のゲートは、差
動増幅回路部２２の一方の入力端子（例えば、反転入力
端子）となり、ＮＭＯＳトランジスタＴN2のゲートは、
他方の入力端子（例えば、非反転入力端子）となる。そ
して、ＰＭＯＳトランジスタＴP2のドレインとＮＭＯＳ
トランジスタＴN2のドレインとの接続点となるノードＮ
１が差動増幅回路部２２の出力端子となる。その出力端
子は、出力回路部２３に接続されている。

【００２９】出力回路部２３は、ＰＭＯＳトランジスタ
ＴP3とＮＭＯＳトランジスタＴN4とから構成されてい
る。両ＭＯＳトランジスタＴP3，ＴN4は、高電位側電源
線と低電位側電源線との間に直列に接続されている。Ｐ
ＭＯＳトランジスタＴP3のゲートは、差動増幅回路部２
２の出力端子、即ち、ノードＮ１に接続されている。Ｎ
ＭＯＳトランジスタＴN4のゲートには、ＮＭＯＳトラン
ジスタＴN3と同様に、図示しない電圧生成回路によって
生成された一定電圧のバイアス電圧Ｖｂが入力されて定
電流源として動作する。そして、両ＭＯＳトランジスタ
ＴP3，ＴN4のドレインが互いに接続された接続点となる
ノードＮ２は、出力回路部２３の出力端子、即ち、演算
増幅回路２１の出力端子となり、外部端子１６に接続さ
れている。

【００３０】差動増幅回路部２２の他方の入力端子（非
反転入力端子）となるＮＭＯＳトランジスタＴN2のゲー
トには、第１の切換回路としてのスイッチＳＷ１が接続
され、差動増幅回路部２２の一方の入力端子（反転入力
端子）となるＮＭＯＳトランジスタＴN1のゲートには第
２の切換回路としてのスイッチＳＷ２が接続されてい
る。スイッチＳＷ１，ＳＷ２は、それぞれ端子Ａ，Ｂを
備え、それぞれデジタル回路１２から入力される制御信
号ＣＯＮＴ１，ＣＯＮＴ２に基づいて、端子Ａ側又は端
子Ｂ側に切り換え制御される。

【００３１】スイッチＳＷ１の端子Ａにはアナログ出力
信号Ａout が入力され、端子Ｂにはデジタル出力信号Ｄ
out が入力される。スイッチＳＷ２の端子Ａは演算増幅
回路２１の出力端子、即ち、出力回路部２３のノードＮ
２に接続され、端子ＢにはＤ／Ａコンバータ１５から基
準電圧Ｖａが入力されている。

【００３２】図４に示すように、スイッチＳＷ１は、ト
ランスミッションゲート３１，３２とインバータ回路３
３とから構成されている。両トランスミッションゲート
３１，３２は、並列に接続されたＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとから構成されている。トラン
スミッションゲート３１のＰＭＯＳトランジスタのゲー
トには制御信号ＣＯＮＴ１が直接入力され、ＮＭＯＳト
ランジスタのゲートには制御信号ＣＯＮＴ１がインバー
タ回路３３により反転されて入力される。トランスミッ
ションゲート３２のＰＭＯＳトランジスタのゲートには
制御信号ＣＯＮＴ１がインバータ回路３３により反転さ
れて入力され、ＮＭＯＳトランジスタのゲートには制御
信号ＣＯＮＴ１が直接入力される。

【００３３】尚、制御信号ＣＯＮＴ１は、デジタル回路
１２から出力される制御信号ＣＯＮＴの一部の信号であ
って、スイッチＳＷ１に対応した制御信号である。そし
て、制御信号ＣＯＮＴは、制御信号ＣＯＮＴ１と、後述
するスイッチＳＷ２に対応した制御信号ＣＯＮＴ２、及
び、スイッチＳＷ３〜ＳＷ５に対応した制御信号ＣＯＮ
Ｔ３とから構成される。

【００３４】そして、Ｌレベルの制御信号ＣＯＮＴ１に
基づいて、トランスミッションゲート３１はオンし、ト
ランスミッションゲート３２はオフし、オンしたトラン
スミッションゲート３１を介してアナログ出力信号Ａou
t がスイッチＳＷ１から出力される。一方、Ｈレベルの
制御信号ＣＯＮＴ１に基づいて、トランスミッションゲ
ート３１はオフし、トランスミッションゲート３２はオ
ンし、オンしたトランスミッションゲート３２を介して
デジタル出力信号Ｄout がスイッチＳＷ１から出力され
る。

【００３５】従って、図３に示すように、制御信号ＣＯ
ＮＴ１に基づいてスイッチＳＷ１が端子Ａ側に切り換え
られると、差動増幅回路部２２のＮＭＯＳトランジスタ
ＴN2のゲートには、アナログ出力信号Ａout が入力され
る。逆に、制御信号ＣＯＮＴ１に基づいてスイッチＳＷ
１が端子Ｂ側に切り換えられると、差動増幅回路部２２
のＮＭＯＳトランジスタＴN2のゲートには、デジタル出
力信号Ｄout が入力される。

【００３６】スイッチＳＷ２の構成は、スイッチＳＷ１
と同じであって、接続及び入力される信号のみが異なる
だけであるので、図面及びその詳細な説明を省略する。
スイッチＳＷ２は、制御信号ＣＯＮＴ２に基づいて、端
子Ａ側又は端子Ｂ側に切り換え制御される。スイッチＳ
Ｗ２が端子Ａ側に切り換えられると、差動増幅回路部２
２のＮＭＯＳトランジスタＴN1のゲートは、ノードＮ
２、即ち、演算増幅回路２１の出力端子に接続される。
逆に、スイッチＳＷ２が端子Ａ側に切り換えられると、
差動増幅回路部２２のＮＭＯＳトランジスタＴN1のゲー
トは、Ｄ／Ａコンバータ１５の出力端子に接続されて基
準電圧Ｖａが入力される。

【００３７】ＮＭＯＳトランジスタＴN2のゲートとスイ
ッチＳＷ１との間には、スイッチＳＷ３が挿入接続され
ている。また、出力回路部２３の両ＭＯＳトランジスタ
ＴP3，ＴN4のゲートには、スイッチＳＷ４，ＳＷ５がそ
れぞれ接続されている。スイッチＳＷ３〜ＳＷ５はそれ
ぞれ端子Ａ，Ｂを備え、それぞれデジタル回路１２から
入力される制御信号ＣＯＮＴ３に基づいて、端子Ａ側又
は端子Ｂ側に切り換え制御される。

【００３８】スイッチＳＷ３の端子ＡはスイッチＳＷ１
に接続され、端子ＢはノードＮ２、即ち、外部端子１６
に接続されている。スイッチＳＷ４の端子Ａは差動増幅
回路部２２のノードＮ１に接続され、端子ＢはＰＭＯＳ
トランジスタＴP3のソースに接続されている。スイッチ
ＳＷ５の端子Ａにはバイアス電圧Ｖｂが入力され、端子
ＢはＮＭＯＳトランジスタＴN4のソースに接続されてい
る。

【００３９】スイッチＳＷ３〜ＳＷ５の構成は、スイッ
チＳＷ１と同じであって、接続及び入力される信号が異
なるだけであるので、図面及びそれらの詳細な説明を省
略する。スイッチＳＷ３〜ＳＷ５は、制御信号ＣＯＮＴ
３に基づいて、端子Ａ側又は端子Ｂ側に切り換え制御さ
れる。そして、スイッチＳＷ３〜ＳＷ５が端子Ａ側に切
り換えられると、差動増幅回路部２２のＮＭＯＳトラン
ジスタＴN2のゲートには、スイッチＳＷ１によって選択
されたアナログ出力信号Ａout 又はデジタル出力信号Ｄ
out が入力される。また、出力回路部２３のＰＭＯＳト
ランジスタＴP3のゲートはノードＮ１に接続されて差動
増幅回路部２２の出力信号が入力され、ＮＭＯＳトラン
ジスタＴN4のゲートにはバイアス電圧Ｖｂが入力され
る。

【００４０】逆に、スイッチＳＷ３〜ＳＷ５が端子Ｂ側
に切り換えられると、差動増幅回路部２２のＮＭＯＳト
ランジスタＴN2のゲートは外部端子１６に接続され、外
部から信号が入力される。また、出力回路部２３のＰＭ
ＯＳトランジスタＴP3のゲートは同トランジスタＴP3の
ソースに接続され、ＮＭＯＳトランジスタＴN4のゲート
は同トランジスタＴN4のソースに接続される。すると、
出力回路部２３は差動増幅回路部２２から切り離され、
両ＭＯＳトランジスタＴP3，ＴN4の間のノードＮ２は、
フローティングとなる。

【００４１】即ち、スイッチＳＷ１〜ＳＷ５は、デジタ
ル回路１２から入力される制御信号ＣＯＮＴ（ＣＯＮＴ
１〜ＣＯＮＴ３）に基づいて、端子Ａ側又は端子Ｂ側に
切り換え制御される。即ち、デジタル回路１２は、入出
力回路１４を構成するスイッチＳＷ１〜ＳＷ５を制御す
る制御回路となる。

【００４２】次に、上記のように構成された半導体装置
１１の作用を説明する。先ず、アナログ出力信号Ａout
を出力する場合について説明する。デジタル回路１２
は、入出力回路１４に制御信号ＣＯＮＴ（ＣＯＮＴ１〜
ＣＯＮＴ３）を出力し、スイッチＳＷ１〜ＳＷ５を端子
Ａ側に切り換える。すると、差動増幅回路部２２のＮＭ
ＯＳトランジスタＴN2のゲートにはスイッチＳＷ１，Ｓ
Ｗ３を介してアナログ出力信号Ａout が入力される。ま
た、差動増幅回路部２２のＮＭＯＳトランジスタＴN1の
ゲートはスイッチＳＷ２を介してノードＮ２、即ち、演
算増幅回路２１の出力端子に接続される。更に、差動増
幅回路部２２のノードＮ１は、スイッチＳＷ４を介して
出力回路部２３のＰＭＯＳトランジスタＴP3のゲートに
接続される。そして、差動増幅回路部２２のＮＭＯＳト
ランジスタＴN3と出力回路部２３のＮＭＯＳトランジス
タＴN4のゲートにはバイアス電圧Ｖｂが入力され、それ
ぞれ定電流素子となる。

【００４３】すると、入出力回路１４は、図５に示すよ
うに、演算増幅回路２１の非反転入力端子にアナログ出
力信号Ａout が入力され、反転入力端子が出力端子に接
続されて出力信号がフィードバックされた構成となる。
そして、演算増幅回路２１は、ボルテージフォロアとし
て動作し、アナログ回路１３から入力されたアナログ出
力信号Ａout と同じ電圧が外部端子１６から出力され
る。

【００４４】次に、デジタル出力信号Ｄout を出力する
場合について説明する。デジタル回路１２は、入出力回
路１４に制御信号ＣＯＮＴ（ＣＯＮＴ１〜ＣＯＮＴ３）
を出力し、スイッチＳＷ１，ＳＷ２を端子Ｂ側に、ＳＷ
３〜ＳＷ５を端子Ａ側に切り換える。すると、差動増幅
回路部２２のＮＭＯＳトランジスタＴN2のゲートにはス
イッチＳＷ１，ＳＷ３を介してデジタル出力信号Ｄout
が入力される。また、差動増幅回路部２２のＮＭＯＳト
ランジスタＴN1のゲートはスイッチＳＷ２を介してＤ／
Ａコンバータ１５の出力端子に接続されて基準電圧Ｖａ
が入力される。更に、差動増幅回路部２２のノードＮ１
は、スイッチＳＷ４を介して出力回路部２３のＰＭＯＳ
トランジスタＴP3のゲートに接続される。そして、差動
増幅回路部２２のＮＭＯＳトランジスタＴN3と出力回路
部２３のＮＭＯＳトランジスタＴN4のゲートにはバイア
ス電圧Ｖｂが入力され、それぞれ定電流素子となる。

【００４５】すると、入出力回路１４は、図６に示すよ
うに、演算増幅回路２１の非反転入力端子にデジタル出
力信号Ｄout が入力され、反転入力端子に基準電圧Ｖａ
が入力された構成となる。その結果、演算増幅回路２１
は、基準電圧Ｖａを変化点（しきい値電圧）とするコン
パレータとして動作する。そして、演算増幅回路２１
は、デジタル回路１２から入力されたデジタル出力信号
Ｄout と基準電圧Ｖａとを比較し、その比較結果に基づ
いて、Ｈレベル又はＬレベルの信号を外部端子１６を介
して外部に出力する。

【００４６】この時、デジタル回路１２から出力される
デジタル信号Ｄａの値を変更すると、そのデジタル信号
Ｄａの値に応じてＤ／Ａコンバータ１５から出力される
基準電圧Ｖａの電圧が変化する。そして、演算増幅回路
２１は、変化した基準電圧Ｖａとデジタル信号Ｄout と
を比較し、その比較結果に基づいた信号を外部に出力す
る。即ち、デジタル信号Ｄａを変更することにより、演
算増幅回路２１よりなるコンパレータのしきい値電圧を
適宜変更することができる。

【００４７】更に次に、デジタル入力信号Ｄinを入力す
る場合について説明する。デジタル回路１２は、入出力
回路１４に制御信号ＣＯＮＴ（ＣＯＮＴ１〜ＣＯＮＴ
３）を出力し、スイッチＳＷ２〜ＳＷ５を端子Ｂ側に切
り換える。すると、差動増幅回路部２２のＮＭＯＳトラ
ンジスタＴN2のゲートはスイッチＳＷ３を介して外部端
子１６に接続される。また、差動増幅回路部２２のＮＭ
ＯＳトランジスタＴN1のゲートはスイッチＳＷ２を介し
てＤ／Ａコンバータ１５の出力端子に接続されて基準電
圧Ｖａが入力される。更に、差動増幅回路部２２のノー
ドＮ１と出力回路部２３のＰＭＯＳトランジスタＴP3の
ゲートはスイッチＳＷ４によって切り離される。その出
力回路部２３の両ＭＯＳトランジスタＴP3，ＴN3のゲー
トはそれぞれソースに接続されてオフし、ノードＮ２は
ハイインピーダンスとなる。そして、差動増幅回路部２
２のＮＭＯＳトランジスタＴN3のゲートにはバイアス電
圧Ｖｂが入力され、定電流素子となる。

【００４８】すると、入出力回路部１４は、図７に示す
ように、差動増幅回路部２２の非反転入力端子に外部か
ら信号が入力され、反転入力端子に基準電圧Ｖａが入力
された構成となる。そして、差動増幅回路部２２は、基
準電圧Ｖａを変化点（しきい値電圧）とするコンパレー
タとして動作する。そして、差動増幅回路部２２は、外
部から入力される信号と基準電圧Ｖａとを比較し、その
比較結果に基づいて、Ｈレベル又はＬレベルのデジタル
信号Ｄinをデジタル回路１２に出力する。

【００４９】この時、デジタル回路１２から出力される
デジタル信号Ｄａの値を変更すると、そのデジタル信号
Ｄａの値に応じてＤ／Ａコンバータ１５から出力される
基準電圧Ｖａの電圧が変化する。そして、差動増幅回路
部２２は、変化した基準電圧Ｖａとデジタル信号Ｄout
とを比較し、その比較結果に基づいた信号を外部に出力
する。即ち、デジタル信号Ｄａを変更することにより、
差動増幅回路部２２よりなるコンパレータのしきい値電
圧を適宜、かつ、容易に変更することができる。

【００５０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）入出力回路１４には、差動増幅回路部２２と出力
回路部２３とからなる演算増幅回路２１と、切り換え手
段としてのスイッチＳＷ１〜ＳＷ５が設けられている。
デジタル回路１２は、制御信号ＣＯＮＴ（ＣＯＮＴ１〜
ＣＯＮＴ３）を出力して各スイッチＳＷ１〜ＳＷ５を端
子Ａ側又は端子Ｂ側にそれぞれ切り換え制御する。そし
て、デジタル回路１２は、アナログ出力信号Ａout を出
力する場合には、演算増幅回路２１の非反転入力端子に
アナログ出力信号Ａout を入力し、反転入力端子は出力
端子に接続して出力信号をフィードバックする構成と
し、ボルテージフォロアとして動作させて、アナログ回
路１３から入力されたアナログ出力信号Ａout と同じ電
圧を外部端子１６から出力する。また、デジタル回路１
２は、デジタル出力信号Ｄout を出力する場合には、演
算増幅回路２１の非反転入力端子にデジタル出力信号Ｄ
out を入力し、反転入力端子に基準電圧Ｖａを入力し
て、基準電圧Ｖａを変化点とするコンパレータとして動
作させ、デジタル出力信号Ｄout と基準電圧Ｖａとの比
較結果に応じたＨレベル又はＬレベルの信号を外部端子
１６を介して外部に出力する。更にまた、デジタル回路
１２は、デジタル入力信号Ｄinを入力する場合には、差
動増幅回路部２２の非反転入力端子に外部からの信号を
入力し、反転入力端子に基準電圧Ｖａを入力して、基準
電圧Ｖａを変化点とするコンパレータとして動作させ、
外部から入力される信号と基準電圧Ｖａとの比較結果に
応じたＨレベル又はＬレベルのデジタル信号Ｄinをデジ
タル回路１２に出力するようにした。

【００５１】その結果、デジタル回路１２に対するデジ
タル出力信号Ｄout とデジタル入力信号Ｄinの入出力回
路と、アナログ回路１３に対するアナログ出力信号Ａou
t の出力回路とを、入出力回路１４のみで行うことがで
きる。従って、デジタル回路１２とアナログ回路１３の
それぞれに対応して出力回路をそれぞれ設ける必要がな
く、その分半導体装置１１のチップ面積の増大を抑える
ことができる。

【００５２】（２）デジタル回路１２は、デジタル出力
信号Ｄout を出力する、又は、デジタル入力信号Ｄinを
入力する場合に、デジタル信号Ｄａを出力し、Ｄ／Ａコ
ンバータ１５から出力される基準電圧Ｖａの電圧を変更
する。入出力回路１４の差動増幅回路２２は、変更され
た基準電圧を変化点（しきい値電圧）とするコンパレー
タとして動作し、デジタル出力信号Ｄout に基づいてＨ
レベル又はＬレベルの信号を外部へ、又は、外部から入
力される信号に基づいてＨレベル又はＬレベルのデジタ
ル入力信号Ｄinを出力するようにした。その結果、デジ
タル信号Ｄａを変更することにより、差動増幅回路部２
２よりなるコンパレータのしきい値電圧を容易に変更す
ることができる。

【００５３】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 （１）上記実施の形態において、差動増幅回路２２のノ
ードＮ１をＤ／Ａコンバータ１５の任意の入力端子に接
続し、デジタル入力信号ＤinをＤ／Ａコンバータ１５の
任意のビットに入力する。すると、デジタル入力信号Ｄ
inを入力する場合、入出力回路１４は、図８に示す等価
回路となり、差動増幅回路２２及びＤ／Ａコンバータ１
５よりなるヒステリシスコンパレータとして動作させる
ことが可能となる。

【００５４】例えば、Ｄ／Ａコンバータ１５は、上記実
施例の場合、即ち、デジタル入力信号Ｄinが入力されて
いない場合、デジタル回路１２からデジタル信号Ｄａと
して「１０００」が入力されると、２．５Ｖの基準電圧
Ｖａを出力する。

【００５５】次に、デジタル入力信号ＤinをＤ／Ａコン
バータ１５の任意のビットに入力した場合、図９に示す
ように、Ｄ／Ａコンバータ１５は、デジタル信号Ｄａと
デジタル入力信号Ｄinに基づいて、高電位側しきい値電
圧ＶＩＨと低電位側しきい値電圧ＶＩＬを出力する。例
えば、デジタル回路１２からデジタル信号Ｄａとして
「１０００」が入力され、デジタル入力信号ＤinがＤ／
Ａコンバータ１５の最下位ビットに入力されるとする。
この場合、Ｄ／Ａコンバータ１５は、デジタル入力信号
ＤinがＨレベルの時には高電位側しきい値電圧ＶＩＨ
（＝２．８Ｖ）を基準電圧Ｖａとして出力する。する
と、差動増幅回路２２は、外部端子１６を介して入力さ
れる信号が高電位側しきい値電圧ＶＩＨ（＝２．８Ｖ）
よりも高い場合にはＬレベルのデジタル入力信号Ｄinを
出力し、入力される信号が高電位側しきい値電圧ＶＩＨ
（＝２．８Ｖ）よりも低い場合にはＨレベルのデジタル
入力信号Ｄinを出力する。

【００５６】一方、Ｄ／Ａコンバータ１５は、デジタル
入力信号ＤinがＬレベルの時には低電位側しきい値電圧
ＶＩＬ（＝２．５Ｖ）を基準電圧Ｖａとして出力する。
すると、差動増幅回路２２は、外部端子１６を介して入
力される信号が低電位側しきい値電圧ＶＩＬ（＝２．５
Ｖ）よりも高い場合にはＬレベルのデジタル入力信号Ｄ
inを出力し、入力される信号が低電位側しきい値電圧Ｖ
ＩＬ（＝２．５Ｖ）よりも低い場合にはＨレベルのデジ
タル入力信号Ｄinを出力する。

【００５７】従って、外部から入力される信号が上昇し
て高電位側しきい値電圧ＶＩＨ（＝２．８Ｖ）よりも高
くなると、Ｌレベルのデジタル出力信号Ｄinが出力さ
れ、Ｄ／Ａコンバータ１５からは低電位側しきい値電圧
ＶＩＬが基準電圧Ｖａとして出力される。次に、外部か
ら入力される信号が降下して低電位側しきい値電圧ＶＩ
Ｌ（＝２．５Ｖ）よりも低くなると、Ｈレベルのデジタ
ル出力信号Ｄinが出力され、Ｄ／Ａコンバータ１５から
は高電位側しきい値電圧ＶＩＨが基準電圧Ｖａとして出
力される。

【００５８】即ち、デジタル入力信号ＤinをＤ／Ａコン
バータ１５の任意の入力端子に入力することにより差動
増幅回路部２２をヒステリシスコンパレータとして動作
させることができる。また、デジタル回路１２から出力
されるデジタル信号Ｄａ、及び、デジタル入力信号Ｄin
を入力するビットを適宜選択することにより、ヒステリ
シス幅を適宜設定することができる。

【００５９】（２）上記実施の形態では、Ｄ／Ａコンバ
ータ１５を備え、そのＤ／Ａコンバータ１５から出力す
る基準電圧Ｖａを適宜設定することにより、デジタル出
力信号Ｄout とデジタル入力信号Ｄinの入出力時にしき
い値電圧を変更可能にしたが、抵抗分圧回路等により予
め設定した所定の電圧となる一定電圧を入出力回路１４
に入力するようにして、Ｄ／Ａコンバータ１５を省略し
た構成として実施してもよい。

【００６０】（３）上記実施の形態において、差動増幅
回路部２２を構成するＮＭＯＳトランジスタＴN3を、一
定電流を流す素子、例えば抵抗に置き換えて実施しても
よい。また、出力回路部２３を構成するＮＭＯＳトラン
ジスタＴN4を一定電流を流す素子、例えば抵抗に置き換
えて実施してもよい。

【００６１】（４）上記実施の形態において、入出力回
路１４を構成する各スイッチＳＷ１〜ＳＷ５の回路構成
を適宜変更して実施してもよい。例えば、トランスファ
ゲート３１，３２をそれぞれＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとから構成したが、ＰＭＯＳトラン
ジスタのみ、又は、ＮＭＯＳトランジスタのみによる構
成して実施してもよい。

【００６２】（５）上記実施の形態では、アナログ出力
信号Ａout 、デジタル出力信号Ｄout 、及び、デジタル
入力信号Ｄinを１つの演算増幅回路２１及び外部端子１
６を共用して入出力を行うようにしたが、アナログ出力
信号Ａout 及びデジタル出力信号Ｄout を出力する場合
に入出力回路１４、即ち、演算増幅回路２１と、外部端
子１６とを共用するようにしてもよい。この場合でも、
チップサイズの増大を抑えることが可能となる。

【００６３】（６）上記実施の形態において、アナログ
回路１３はアナログ出力信号Ａoutを出力するようにし
たが、外部からアナログ入力信号を入力する構成として
実施してもよい。

【００６４】

【発明の効果】以上詳述したように、請求項１〜４に記
載の発明によれば、チップ面積の増大を抑えることが可
能な半導体集積回路装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 一実施形態の半導体集積回路装置のブロック
図である。

【図３】 入出力回路の回路図である。

【図４】 スイッチの一例を示す回路図である。

【図５】 アナログ出力信号を出力する場合の等価回路
図である。

【図６】 デジタル出力信号を出力する場合の等価回路
図である。

【図７】 デジタル入力信号を入力する場合の等価回路
図である。

【図８】 別例のデジタル入力信号を入力する場合の等
価回路図である。

【図９】 図８におけるＤＡコンバータの出力電圧を示
す説明図である。

【符号の説明】

１ 半導体集積回路装置 ２ デジタル回路 ３ アナログ回路 ４ 演算増幅回路 ５ 外部端子 ６ 第１の切換回路 ７ 第２の切換回路 Ａout アナログ出力信号 Ｄout デジタル出力信号 Ｖａ 基準電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/693 Ｈ０１Ｌ 27/04 Ｅ 19/0952 Ｈ０３Ｋ 19/094 Ｕ Ｈ０３Ｍ 1/06

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部にデジタル出力信号を出力するデジ
   タル回路と、外部にアナログ出力信号を出力するアナロ
   グ回路とを備えた半導体集積回路装置であって、 一方の入力端子には前記アナログ回路が接続されて前記
   アナログ出力信号が入力され、他方の入力端子は出力端
   子に接続されて出力信号がフィードバックされ、その出
   力端子は外部端子に接続されてアナログ出力信号を外部
   へ出力する演算増幅回路と、 前記一方の入力端子と前記アナログ回路との間に挿入接
   続され、前記アナログ出力信号に代えて前記デジタル回
   路からのデジタル出力信号を前記一方の入力端子に入力
   する第１の切換手段と、 前記他方の入力端子と出力端子との間に挿入接続され、
   前記デジタル出力信号を出力する場合に、予め設定され
   た基準電圧を他方の入力端子に入力する第２の切換手段
   とを備えた半導体集積回路装置。
2. 【請求項２】 請求項１に記載の半導体集積回路装置に
   おいて、 前記演算増幅回路は、前記一方の入力端子と他方の入力
   端子の信号を入力する差動増幅回路部と、その出力端子
   は前記外部端子に接続され、入力端子は前記差動増幅回
   路部の出力端子に接続された出力回路部とから構成さ
   れ、 前記アナログ出力信号又はデジタル出力信号を外部へ出
   力する場合には前記アナログ出力信号又はデジタル出力
   信号を、外部からデジタル回路に対して信号を入力する
   場合には前記外部端子から入力される信号を切り換えて
   前記一方の入力端子に入力する第３の切換手段と、 前記アナログ出力信号又はデジタル出力信号を外部へ出
   力する場合には前記差動増幅回路部と出力回路部とを接
   続し、外部からデジタル回路に対して信号を入力する場
   合には前記差動増幅回路部と出力回路部とを切り離すと
   ともに、前記差動増幅回路部から出力される信号を前記
   デジタル回路に出力する第４の切換手段とを備えた半導
   体集積回路装置。
3. 【請求項３】 請求項１又は２に記載の半導体集積回路
   装置において、 前記デジタル回路に接続され、該デジタル回路から入力
   されるデジタル信号をアナログ信号に変換し、そのアナ
   ログ信号を基準電圧として前記演算増幅回路に出力する
   デジタル−アナログ変換回路を備えた半導体集積回路装
   置。
4. 【請求項４】 請求項３に記載の半導体集積回路装置に
   おいて、 前記差動増幅回路部の出力端子と前記デジタル−アナロ
   グ変換回路の任意の入力端子とを接続し、外部からデジ
   タル回路に対して信号を入力する場合に、前記デジタル
   回路から出力されるデジタル信号と、前記差動増幅回路
   部から出力される信号と、に基づいて、前記デジタル−
   アナログ変換回路から出力されるアナログ信号を変更す
   るようにした半導体集積回路装置。