JPH05259856A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH05259856A JPH05259856A JP5118192A JP5118192A JPH05259856A JP H05259856 A JPH05259856 A JP H05259856A JP 5118192 A JP5118192 A JP 5118192A JP 5118192 A JP5118192 A JP 5118192A JP H05259856 A JPH05259856 A JP H05259856A
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- Japan
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Abstract
(57)【要約】 （修正有）
【目的】エンハンスメント型ＭＯＳ電界効果トランジス
タのゲート・ソース間しきい値電圧の使用可能温度上限
を拡大する。 【構成】温度スイッチ信号発生部７は、ソースがユニッ
トソース端Ｓに、ゲートがポリシリコン分圧抵抗５でゼ
ナーダイオードＺＤの電圧を分圧したレファレンス電圧
ＶＥを入力し、ドレインがポリシリコンの負荷抵抗（Ｒ
１＋Ｒ４）を介してユニットドレイン端Ｄに接続すると
共に、温度スイッチ信号ＳＴを出力するスイッチ制御Ｍ
ＯＳトランジスタ４を有する。スイッチトランジスタ３
は、ソースが内部ゲート節点Ｇ１に、ドレインがユニッ
トゲート端Ｇに、またゲートが前記温度スイッチ信号Ｓ
Ｔを入力する。副ＭＯＳトランジスタ２とスイッチトラ
ンジスタ３はユニットゲート端Ｇと内部ゲート節点Ｇ１
に並列接続する。主ＭＯＳトランジスタ１は、ゲートを
内部ゲート節点Ｇ１に、ドレインをユニットドレイン端
Ｄに、ソースをユニットソース端Ｓにそれぞれ接続す
る。
タのゲート・ソース間しきい値電圧の使用可能温度上限
を拡大する。 【構成】温度スイッチ信号発生部７は、ソースがユニッ
トソース端Ｓに、ゲートがポリシリコン分圧抵抗５でゼ
ナーダイオードＺＤの電圧を分圧したレファレンス電圧
ＶＥを入力し、ドレインがポリシリコンの負荷抵抗（Ｒ
１＋Ｒ４）を介してユニットドレイン端Ｄに接続すると
共に、温度スイッチ信号ＳＴを出力するスイッチ制御Ｍ
ＯＳトランジスタ４を有する。スイッチトランジスタ３
は、ソースが内部ゲート節点Ｇ１に、ドレインがユニッ
トゲート端Ｇに、またゲートが前記温度スイッチ信号Ｓ
Ｔを入力する。副ＭＯＳトランジスタ２とスイッチトラ
ンジスタ３はユニットゲート端Ｇと内部ゲート節点Ｇ１
に並列接続する。主ＭＯＳトランジスタ１は、ゲートを
内部ゲート節点Ｇ１に、ドレインをユニットドレイン端
Ｄに、ソースをユニットソース端Ｓにそれぞれ接続す
る。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ電界効果トランジ
スタに関し、特にゲート・ソース間しきい値電圧の温度
特性に関する。
スタに関し、特にゲート・ソース間しきい値電圧の温度
特性に関する。
【０００２】
【従来の技術】従来のＭＯＳ電界効果トランジスタ、と
くにＤ型ＭＯＳ構造をとる多数のセルから構成されるＭ
ＯＳ電界効果トランジスタは、その電流容量を増大する
ために所要のセルを全て並列接続する構造をとる場合が
主であった。
くにＤ型ＭＯＳ構造をとる多数のセルから構成されるＭ
ＯＳ電界効果トランジスタは、その電流容量を増大する
ために所要のセルを全て並列接続する構造をとる場合が
主であった。
【０００３】また、ＭＯＳトランジスタに流れる電流値
をモニタし、過電流保護用の外部回路へフィードバック
するため１部のセルのみを主トランジスタ部分とは別に
配線するセンスＭＯＳ構造がとられる場合もあった。
をモニタし、過電流保護用の外部回路へフィードバック
するため１部のセルのみを主トランジスタ部分とは別に
配線するセンスＭＯＳ構造がとられる場合もあった。
【０００４】また、トランジスタのゲートソース間しき
い値電圧Ｖｔｈについては、ゲート酸化膜厚を薄くし、
かつチャネル部の表面濃度をコントロールすることによ
って小さくすることが出来るので、現在の実用的なエン
ハンスメント型のＭＯＳ電界効果トランジスタでは、
１．０〜１．５Ｖ程度迄低電圧化が進んでいる。
い値電圧Ｖｔｈについては、ゲート酸化膜厚を薄くし、
かつチャネル部の表面濃度をコントロールすることによ
って小さくすることが出来るので、現在の実用的なエン
ハンスメント型のＭＯＳ電界効果トランジスタでは、
１．０〜１．５Ｖ程度迄低電圧化が進んでいる。
【０００５】
【発明が解決しようとする課題】この従来のＭＯＳ電界
効果トランジスタでは、ゲート・ソース間しきい値電圧
は、Ｎチャネル型のときに温度上昇に対して（−５ｍＶ
／℃）程度の温度依存性を以ってその値が低下する特性
をもっていた。
効果トランジスタでは、ゲート・ソース間しきい値電圧
は、Ｎチャネル型のときに温度上昇に対して（−５ｍＶ
／℃）程度の温度依存性を以ってその値が低下する特性
をもっていた。
【０００６】このため室温でしきい値電圧が１Ｖ程度以
下のトランジスタは、高温（１００℃程度以上）ではし
きい値電圧が０Ｖに近づくため、十分なノイズによる誤
動に対する余裕、いわゆるノイズマージンを確保できな
くなるので、ＭＯＳ電界効果トランジスタの使用可能温
度範囲が高温側で狭くなるという問題があった。
下のトランジスタは、高温（１００℃程度以上）ではし
きい値電圧が０Ｖに近づくため、十分なノイズによる誤
動に対する余裕、いわゆるノイズマージンを確保できな
くなるので、ＭＯＳ電界効果トランジスタの使用可能温
度範囲が高温側で狭くなるという問題があった。
【０００７】次に図３（ａ）のＭＯＳ電界効果トランジ
スタの等価回路図と図３（ｂ）のゲート・ソース間しき
い値電圧の温度特性図を用いて詳細に説明する。まず特
性ラインＬａに示される室温でのしきい値電圧Ｖｔｈの
大きなトランジスタの場合はノイズマージン電圧Ｖｎを
使用上限温度とすると、最高温度Ｔａ迄の範囲で利用で
きるのに対し、特性ラインＬｂに示されるしきい値の小
さなトランジスタでは、使用上限温度がＴｂに低下す
る。
スタの等価回路図と図３（ｂ）のゲート・ソース間しき
い値電圧の温度特性図を用いて詳細に説明する。まず特
性ラインＬａに示される室温でのしきい値電圧Ｖｔｈの
大きなトランジスタの場合はノイズマージン電圧Ｖｎを
使用上限温度とすると、最高温度Ｔａ迄の範囲で利用で
きるのに対し、特性ラインＬｂに示されるしきい値の小
さなトランジスタでは、使用上限温度がＴｂに低下す
る。
【０００８】
【課題を解決するための手段】本発明のＭＯＳ電界効果
トランジスタは、ソースがユニットソース端にゲートが
所定の内部基準電圧を入力しドレインが負荷抵抗を介し
てユニットドレイン端に接続すると共に温度スイッチ信
号を出力するスイッチ制御ＭＯＳトランジスタを少くと
も一つ以上有する温度スイッチ信号発生部と、ソースが
内部ゲート節点にドレインがユニットゲート端にゲート
が前記温度スイッチ信号を入力する少くとも一つ以上の
スイッチトランジスタと、該スイッチトランジスタのソ
ース・ドレイン間にそれぞれ並列接続された半導体非直
線抵抗体と、ゲートを前記内部ゲート節点にドレインを
前記ユニットドレイン端にソースを前記ユニットソース
端にそれぞれ接続した主ＭＯＳトランジスタとを有して
構成している。
トランジスタは、ソースがユニットソース端にゲートが
所定の内部基準電圧を入力しドレインが負荷抵抗を介し
てユニットドレイン端に接続すると共に温度スイッチ信
号を出力するスイッチ制御ＭＯＳトランジスタを少くと
も一つ以上有する温度スイッチ信号発生部と、ソースが
内部ゲート節点にドレインがユニットゲート端にゲート
が前記温度スイッチ信号を入力する少くとも一つ以上の
スイッチトランジスタと、該スイッチトランジスタのソ
ース・ドレイン間にそれぞれ並列接続された半導体非直
線抵抗体と、ゲートを前記内部ゲート節点にドレインを
前記ユニットドレイン端にソースを前記ユニットソース
端にそれぞれ接続した主ＭＯＳトランジスタとを有して
構成している。
【０００９】また、前記半導体非直線抵抗体は、前記主
ＭＯＳトランジスタと同一のセル構成を有し、かつドレ
インおよびゲートが共に前記スイッチトランジスタのド
レインにかつソースが前記スイッチトランジスタのソー
スに接続されている副ＭＯＳトランジスタを有する。
ＭＯＳトランジスタと同一のセル構成を有し、かつドレ
インおよびゲートが共に前記スイッチトランジスタのド
レインにかつソースが前記スイッチトランジスタのソー
スに接続されている副ＭＯＳトランジスタを有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ），（ｂ）はそれぞれ本発明の第１の実施
例の等価回路と、ユニットゲート・ソース間しきい値電
圧の温度特性図である。図１（ａ）に示すように本実施
例のＭＯＳ電界効果トランジスタは、温度スイッチ信号
発生部７と、スイッチトランジスタ３と、副ＭＯＳトラ
ンジスタ２および主ＭＯＳトランジスタ１とをシリコン
基板上に形成したユニット・トランジスタ６で構成され
る。
る。図１（ａ），（ｂ）はそれぞれ本発明の第１の実施
例の等価回路と、ユニットゲート・ソース間しきい値電
圧の温度特性図である。図１（ａ）に示すように本実施
例のＭＯＳ電界効果トランジスタは、温度スイッチ信号
発生部７と、スイッチトランジスタ３と、副ＭＯＳトラ
ンジスタ２および主ＭＯＳトランジスタ１とをシリコン
基板上に形成したユニット・トランジスタ６で構成され
る。
【００１１】温度スイッチ信号発生部７は、ソースがユ
ニットソース端Ｓに、ゲートが分圧抵抗５でゼナーダイ
オードＺＤの電圧を分圧したレファレンス電圧ＶＥを入
力し、ドレインがポリシリコンの負荷抵抗（Ｒ１＋Ｒ
４）を介してユニットドレイン端Ｄに接続すると共に、
温度スイッチ信号ＳＴを出力するスイッチ制御ＭＯＳト
ランジスタ４を有している。
ニットソース端Ｓに、ゲートが分圧抵抗５でゼナーダイ
オードＺＤの電圧を分圧したレファレンス電圧ＶＥを入
力し、ドレインがポリシリコンの負荷抵抗（Ｒ１＋Ｒ
４）を介してユニットドレイン端Ｄに接続すると共に、
温度スイッチ信号ＳＴを出力するスイッチ制御ＭＯＳト
ランジスタ４を有している。
【００１２】スイッチトランジスタ３は、ソースが内部
ゲート節点Ｇ１に、ドレインがユニットゲート端Ｇに、
またゲートが前記温度スイッチ信号ＳＴを入力する。副
ＭＯＳトランジスタ２は、ゲートとドレインが共にスイ
ッチトランジスタ３のドレインに、またソースがスイッ
チトランジスタ３のソースに接続されている。すなわち
副ＭＯＳトランジスタ２とスイッチトランジスタ３はユ
ニットゲート端Ｇと内部ゲート節点Ｇ１に並列接続され
ている。
ゲート節点Ｇ１に、ドレインがユニットゲート端Ｇに、
またゲートが前記温度スイッチ信号ＳＴを入力する。副
ＭＯＳトランジスタ２は、ゲートとドレインが共にスイ
ッチトランジスタ３のドレインに、またソースがスイッ
チトランジスタ３のソースに接続されている。すなわち
副ＭＯＳトランジスタ２とスイッチトランジスタ３はユ
ニットゲート端Ｇと内部ゲート節点Ｇ１に並列接続され
ている。
【００１３】主ＭＯＳトランジスタ１は、ゲートを内部
ゲート節点Ｇ１に、ドレインをユニットドレイン端Ｄ
に、ソースをユニットソース端Ｓにそれぞれ接続されて
いる。
ゲート節点Ｇ１に、ドレインをユニットドレイン端Ｄ
に、ソースをユニットソース端Ｓにそれぞれ接続されて
いる。
【００１４】次に、ユニット・トランジスタ６のユニッ
トゲート端Ｇ・ユニットソース端Ｓ間の等価しきい値電
圧の温度特性について図１（ｂ）を用いて説明する。温
度スイッチ信号発生部７のツェナーダイオードＺＤのツ
ェナー電圧ＶＺとポリシリコンの分圧抵抗Ｒ２，Ｒ３の
値はレファレンス電圧ＶＥが２５℃におけるＭＯＳトラ
ンジスタ１，２，３，４のゲート・ソース間しきい値電
圧Ｖｔｈ（２５）の半分となる値とする。そこで温度Ｔ
３迄はＶＥ＝（１／２）・Ｖｔｈ（２５）＜Ｖｔｈであ
るためにトランジスタ４はオフしており、スイッチ信号
ＳＴはＶＺに上る。従って、スイッチトランジスタ３は
オンとなって副ＭＯＳトランジスタ２のドレイン・ソー
ス間が短絡されて、図１（ｂ）のラインＬＡに示す温度
特性を示す。
トゲート端Ｇ・ユニットソース端Ｓ間の等価しきい値電
圧の温度特性について図１（ｂ）を用いて説明する。温
度スイッチ信号発生部７のツェナーダイオードＺＤのツ
ェナー電圧ＶＺとポリシリコンの分圧抵抗Ｒ２，Ｒ３の
値はレファレンス電圧ＶＥが２５℃におけるＭＯＳトラ
ンジスタ１，２，３，４のゲート・ソース間しきい値電
圧Ｖｔｈ（２５）の半分となる値とする。そこで温度Ｔ
３迄はＶＥ＝（１／２）・Ｖｔｈ（２５）＜Ｖｔｈであ
るためにトランジスタ４はオフしており、スイッチ信号
ＳＴはＶＺに上る。従って、スイッチトランジスタ３は
オンとなって副ＭＯＳトランジスタ２のドレイン・ソー
ス間が短絡されて、図１（ｂ）のラインＬＡに示す温度
特性を示す。
【００１５】次に温度Ｔ３以上に上昇してＶＥ＞Ｖｔｈ
になるとスイッチ制御ＭＯＳトランジスタ４がオンし、
スイッチトランジスタ３がオフとなり主ＭＯＳトランジ
スタ１のゲート節点Ｇ１とユニットゲート端Ｇとの間に
ゲート・ドレイン間の短絡された副ＭＯＳトランジスタ
２が接続されたことになるので等価ゲート・ソース間し
きい値電圧の温度特性はラインＬＡからＬＢに移る。そ
こで上限動作温度はＴＡからＴＢに上昇し、動作温度範
囲が拡大した事になる。
になるとスイッチ制御ＭＯＳトランジスタ４がオンし、
スイッチトランジスタ３がオフとなり主ＭＯＳトランジ
スタ１のゲート節点Ｇ１とユニットゲート端Ｇとの間に
ゲート・ドレイン間の短絡された副ＭＯＳトランジスタ
２が接続されたことになるので等価ゲート・ソース間し
きい値電圧の温度特性はラインＬＡからＬＢに移る。そ
こで上限動作温度はＴＡからＴＢに上昇し、動作温度範
囲が拡大した事になる。
【００１６】図２（ａ），（ｂ）はそれぞれ本発明の第
２の実施例の等価回路図およびユニットゲート・ソース
間しきい値電圧の温度特性図である。本実施例は、図２
（ａ）に示すようにユニットゲート端Ｇと内部ゲート節
点Ｇ１の間に３ケの副ＭＯＳトランジスタ２１〜２３を
直列に接続し、それぞれのドレイン・ソース間を３ケの
スイッチトランジスタ３１〜３３でそれぞれ並列接続・
配置している。
２の実施例の等価回路図およびユニットゲート・ソース
間しきい値電圧の温度特性図である。本実施例は、図２
（ａ）に示すようにユニットゲート端Ｇと内部ゲート節
点Ｇ１の間に３ケの副ＭＯＳトランジスタ２１〜２３を
直列に接続し、それぞれのドレイン・ソース間を３ケの
スイッチトランジスタ３１〜３３でそれぞれ並列接続・
配置している。
【００１７】そして各スイッチトランジスタ３１〜３３
のゲート・ソース間に図２（ｂ）に示す３つの温度Ｔ３
１〜Ｔ３３に対応してそれぞれが図１の温度スイッチ信
号発生部７と同様にスイッチ信号ＳＴ１〜ＳＴ３を出力
する３点温度スイッチ信号発生部８を有する。
のゲート・ソース間に図２（ｂ）に示す３つの温度Ｔ３
１〜Ｔ３３に対応してそれぞれが図１の温度スイッチ信
号発生部７と同様にスイッチ信号ＳＴ１〜ＳＴ３を出力
する３点温度スイッチ信号発生部８を有する。
【００１８】従ってユニットしきい値電圧Ｖｔｈは、温
度がＴ３１〜Ｔ３３と上昇するごとに、各ドレイン・ソ
ース間を短絡しているスイッチトランジスタ３１，３
２，３３を順次オフすることで特性線ＬＡ，ＬＢ，Ｌ
Ｃ，ＬＤに順次移ってゆき、常温でのしきい値電圧は図
３（ｂ）に示した従来の低い値でかつ、上限温度が高い
等価特性が得られる。
度がＴ３１〜Ｔ３３と上昇するごとに、各ドレイン・ソ
ース間を短絡しているスイッチトランジスタ３１，３
２，３３を順次オフすることで特性線ＬＡ，ＬＢ，Ｌ
Ｃ，ＬＤに順次移ってゆき、常温でのしきい値電圧は図
３（ｂ）に示した従来の低い値でかつ、上限温度が高い
等価特性が得られる。
【００１９】第１，第２の実施例では半導体低抗体とし
て、製造し易い主ＭＯＳトランジスタ１と同一構造のＭ
ＯＳトランジスタにしたためにしきい値電圧のゼロにな
る温度ＴＯで全ての特性線ＬＡ〜ＬＤは点ＴＯを通る
が、主ＭＯＳトランジスタ１と異る設計のＭＯＳトラン
ジスタ，ＰＮ接合がダイオードなどを用いても上限温度
は拡大できる。
て、製造し易い主ＭＯＳトランジスタ１と同一構造のＭ
ＯＳトランジスタにしたためにしきい値電圧のゼロにな
る温度ＴＯで全ての特性線ＬＡ〜ＬＤは点ＴＯを通る
が、主ＭＯＳトランジスタ１と異る設計のＭＯＳトラン
ジスタ，ＰＮ接合がダイオードなどを用いても上限温度
は拡大できる。
【００２０】
【発明の効果】以上説明したように本発明は、温度スイ
ッチ発生部，スイッチトランジスタおよび低抗体を設け
てトランジスタの温度によって等価ゲート・ソース間し
きい値電圧特性を切換えることができ、ノイズマージン
電圧に対応するトランジスタの使用可能上限温度を上昇
拡大するので、常温でのしきい値電圧の低いＭＯＳ電界
効果トランジスタが使用できる。
ッチ発生部，スイッチトランジスタおよび低抗体を設け
てトランジスタの温度によって等価ゲート・ソース間し
きい値電圧特性を切換えることができ、ノイズマージン
電圧に対応するトランジスタの使用可能上限温度を上昇
拡大するので、常温でのしきい値電圧の低いＭＯＳ電界
効果トランジスタが使用できる。
【図１】（ａ），（ｂ）はそれぞれ本発明の第１の実施
例の回路図とそのゲート・ソース間しきい値電圧の温度
特性図である。
例の回路図とそのゲート・ソース間しきい値電圧の温度
特性図である。
【図２】（ａ），（ｂ）はそれぞれ本発明の第２の実施
例の回路図とそのゲート・ソース間しきい値電圧の温度
特性図である。
例の回路図とそのゲート・ソース間しきい値電圧の温度
特性図である。
【図３】（ａ），（ｂ）は従来のＭＯＳトランジスタと
そのゲート・ソース間しきい値電圧の温度特性図であ
る。
そのゲート・ソース間しきい値電圧の温度特性図であ
る。
１ 主ＭＯＳトランジスタ ２，２１〜２３ 副ＭＯＳトランジスタ ３，３１〜３３ スイッチトランジスタ ４ スイッチ制御ＭＯＳトランジスタ ５ 分圧抵抗 ６，６ａ ユニット・トランジスタ ７ 温度スイッチ信号発生部 ８ ３点温度スイッチ発生部 ＺＤ ツェナーダイオード Ｄ ユニットドレイン端 Ｇ ユニットゲート端 Ｇ１ 内部ゲート節点 Ｓ ユニットソース端 Ｒ１〜Ｒ４ ポリシリコン抵抗 ＶＥ 基準電圧 Ｓ１〜２ｎ スイッチ Ｖｔｈ ゲート・ソース間しきい値電圧
Claims (2)
- 【請求項１】 ソースがユニットソース端にゲートが所
定の内部基準電圧を入力しドレインが負荷抵抗を介して
ユニットドレイン端に接続すると共に温度スイッチ信号
を出力するスイッチ制御ＭＯＳトランジスタを少くとも
一つ以上有する温度スイッチ信号発生部と、ソースが内
部ゲート節点にドレインがユニットゲート端にゲートが
前記温度スイッチ信号を入力する少くとも一つ以上のス
イッチトランジスタと、該スイッチトランジスタのソー
ス・ドレイン間にそれぞれ並列接続された半導体非直線
抵抗体と、ゲートを前記内部ゲート節点にドレインを前
記ユニットドレイン端にソースを前記ユニットソース端
にそれぞれ接続した主ＭＯＳトランジスタとを有するこ
とを特徴とするＭＯＳ電界効果トランジスタ。 - 【請求項２】 半導体非直線抵抗体は、主ＭＯＳトラン
ジスタと同一のセル構成を有し、かつドレインおよびゲ
ートが共にスイッチトランジスタのドレインにかつソー
スが前記スイッチトランジスタのソースに接続されてい
る副ＭＯＳトランジスタを有することを特徴とする請求
項１記載のＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118192A JPH05259856A (ja) | 1992-03-10 | 1992-03-10 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118192A JPH05259856A (ja) | 1992-03-10 | 1992-03-10 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259856A true JPH05259856A (ja) | 1993-10-08 |
Family
ID=12879675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118192A Withdrawn JPH05259856A (ja) | 1992-03-10 | 1992-03-10 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004129101A (ja) * | 2002-10-07 | 2004-04-22 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
| CN109743047A (zh) * | 2018-12-29 | 2019-05-10 | 长江存储科技有限责任公司 | 一种信号生成电路 |
| CN114113958A (zh) * | 2021-06-04 | 2022-03-01 | 华北电力大学 | 基于功率半导体器件静态参数判定短路后失效方法及其应用 |
-
1992
- 1992-03-10 JP JP5118192A patent/JPH05259856A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004129101A (ja) * | 2002-10-07 | 2004-04-22 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
| CN109743047A (zh) * | 2018-12-29 | 2019-05-10 | 长江存储科技有限责任公司 | 一种信号生成电路 |
| CN109743047B (zh) * | 2018-12-29 | 2023-06-30 | 长江存储科技有限责任公司 | 一种信号生成电路 |
| CN114113958A (zh) * | 2021-06-04 | 2022-03-01 | 华北电力大学 | 基于功率半导体器件静态参数判定短路后失效方法及其应用 |
| CN114113958B (zh) * | 2021-06-04 | 2022-11-11 | 华北电力大学 | 基于功率半导体器件静态参数判定短路后失效方法及其应用 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |