JPS62269419A - 電圧変換回路 - Google Patents
電圧変換回路Info
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- JPS62269419A JPS62269419A JP61112495A JP11249586A JPS62269419A JP S62269419 A JPS62269419 A JP S62269419A JP 61112495 A JP61112495 A JP 61112495A JP 11249586 A JP11249586 A JP 11249586A JP S62269419 A JPS62269419 A JP S62269419A
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- 238000006243 chemical reaction Methods 0.000 title claims description 13
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 240000003473 Grevillea banksii Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明ζＪ、半導体集積回路の形態の′電圧変換回路に
関し、特に、高電圧振幅を出力する電圧変換回路の回路
構成の改良に関する。
関し、特に、高電圧振幅を出力する電圧変換回路の回路
構成の改良に関する。
［従来の技術］
半導体素子により構成された電子装置においては、例え
はディスプレイデバイスのように、かなり高い侶−号電
圧を必要どするものかある。しかし、いわゆる集積回路
では比較的低い電圧（通常２０ＶｔＪ、Ｔ）ｔ、か出力
てぎない。
はディスプレイデバイスのように、かなり高い侶−号電
圧を必要どするものかある。しかし、いわゆる集積回路
では比較的低い電圧（通常２０ＶｔＪ、Ｔ）ｔ、か出力
てぎない。
したかって、従来ｉｌｌ、集積回路素子と、高電圧信号
を必要とする装置との間に、例えは高圧１〜ランシスタ
、タイオート等のディスクリート部品により構成された
電圧変換回路を介挿することにより、相互の接続を実現
していた。
を必要とする装置との間に、例えは高圧１〜ランシスタ
、タイオート等のディスクリート部品により構成された
電圧変換回路を介挿することにより、相互の接続を実現
していた。
しかしなから、近年の電子装置全体の縮小化、低消費電
力化の強い要求に応λ−ていくためにＬＪ、前述の夕１
． （」回路によらずに、電圧変換を集積回路素子内に
実現していく必要かある。
力化の強い要求に応λ−ていくためにＬＪ、前述の夕１
． （」回路によらずに、電圧変換を集積回路素子内に
実現していく必要かある。
しかしなから、かかる高電圧振幅をｉ’ｉＪ能とする電
圧変換回路を集積回路内に、特にＭＯＳ電界効果Ｉ〜ラ
ンシスタ（ＦＥＴ）により構成する場合、当該ＦＥＴの
絶縁耐圧で決まる比較的低い電圧までしか出力振幅を得
ることかできない。
圧変換回路を集積回路内に、特にＭＯＳ電界効果Ｉ〜ラ
ンシスタ（ＦＥＴ）により構成する場合、当該ＦＥＴの
絶縁耐圧で決まる比較的低い電圧までしか出力振幅を得
ることかできない。
第２図に従来から知られている電圧変換のための典型的
ｔ４回路の一例を示す。第２図において、１０は電源電
圧Ｖｌｌｌ で駆動される論理回路、１】および１２は
Ｐ型Ｍ ［Ｉ Ｓ Ｎ Ｅ Ｔ、 ｌ ３および１４は
、それそ、ｌｌＰ型ＭＯＳＦＥＴＩ２おにひ１１と直列
に接続されるＮ型ＭＯＳＦＥＴである。ＭＯＳＦＥＴＩ
ｌと１４および１２と１３を、電源電圧ＶＤ２と共通
電位との間に、それそね、直列に接続する。Ｍ［］ＳＩ
・ＦＴ＋４のケーＩ〜には論理回路ｌＯの出力を直接に
供給する。ＭＯＳＦＥＴ１３のケー１〜には論理回路１
０の出力を、電源電圧Ｖ。ｌて駆動されるインバータ１
５を介して供給する。ＭＯＳＦＥＴＩ４および１３の各
出力をＭＯＳＦＥＴ１２および１１のケー１−に供給す
る。
ｔ４回路の一例を示す。第２図において、１０は電源電
圧Ｖｌｌｌ で駆動される論理回路、１】および１２は
Ｐ型Ｍ ［Ｉ Ｓ Ｎ Ｅ Ｔ、 ｌ ３および１４は
、それそ、ｌｌＰ型ＭＯＳＦＥＴＩ２おにひ１１と直列
に接続されるＮ型ＭＯＳＦＥＴである。ＭＯＳＦＥＴＩ
ｌと１４および１２と１３を、電源電圧ＶＤ２と共通
電位との間に、それそね、直列に接続する。Ｍ［］ＳＩ
・ＦＴ＋４のケーＩ〜には論理回路ｌＯの出力を直接に
供給する。ＭＯＳＦＥＴ１３のケー１〜には論理回路１
０の出力を、電源電圧Ｖ。ｌて駆動されるインバータ１
５を介して供給する。ＭＯＳＦＥＴＩ４および１３の各
出力をＭＯＳＦＥＴ１２および１１のケー１−に供給す
る。
ここで、論理回路ＩＯからの入力信号およびインバータ
１５の振幅は通常前段の論理回路の電源Ｖｏｗ（例えば
０〜５Ｖ）をもつ。出力信号の振幅は高電圧電源ＶＤ２
の電圧までとなる。
１５の振幅は通常前段の論理回路の電源Ｖｏｗ（例えば
０〜５Ｖ）をもつ。出力信号の振幅は高電圧電源ＶＤ２
の電圧までとなる。
かかる回路構成において、入力信号か高レベルになると
、ＮをＦＥＴ１４か導通状態、Ｎ型ＦＥＴｌ３か非導通
状態となる。従って、Ｎ型ＦＥＴＩ４の１−レインと接
続さねたＰ型Ｆ Ｅ Ｔ Ｉ ２のケートは低電位とな
り、導通状態となり、そのソースには高電圧電源ＶＤ２
の電位か現わわる。従って、Ｐ型ＦＥＴＩＩのケートは
高電位どなり、非４通となる。従って、Ｐ型ＦＥＴＩ２
のソースから出力を取り出せは、高電圧振幅ＶＤ２か得
られ、電圧レベルはＶＤＩからＶＤ２へど変換される。
、ＮをＦＥＴ１４か導通状態、Ｎ型ＦＥＴｌ３か非導通
状態となる。従って、Ｎ型ＦＥＴＩ４の１−レインと接
続さねたＰ型Ｆ Ｅ Ｔ Ｉ ２のケートは低電位とな
り、導通状態となり、そのソースには高電圧電源ＶＤ２
の電位か現わわる。従って、Ｐ型ＦＥＴＩＩのケートは
高電位どなり、非４通となる。従って、Ｐ型ＦＥＴＩ２
のソースから出力を取り出せは、高電圧振幅ＶＤ２か得
られ、電圧レベルはＶＤＩからＶＤ２へど変換される。
しかしなから、この場合、出力か高電圧レベルにある時
は、Ｎ型ＦＥＴ１３のソース−トレイン間およびＰ型Ｆ
ＥＴ１２のゲート−トレイン間に高電子ｉ７． Ｖ Ｄ
２か印加される。また、出力が低電圧レベルにある時
は、逆に、Ｎ型ＦＥＴ１４およびＰ型ＦＥＴ１１にそれ
ぞれ高電圧が印加される。
は、Ｎ型ＦＥＴ１３のソース−トレイン間およびＰ型Ｆ
ＥＴ１２のゲート−トレイン間に高電子ｉ７． Ｖ Ｄ
２か印加される。また、出力が低電圧レベルにある時
は、逆に、Ｎ型ＦＥＴ１４およびＰ型ＦＥＴ１１にそれ
ぞれ高電圧が印加される。
従って、この回路構成の場合、高電圧電源ＶＤ２としで
は、各々のＦＥＴの耐圧を保障てぎる範囲までに制限さ
れる。通常のＭＯ３型ＦＥＴては、この範囲は２０Ｖ程
度までにしかならない。たとえ、特別に設泪さねた高耐
圧ＭＯＳ型ＦＥＴを用いたとしても、１００ＶＩ：Ｊ上
の高電圧振幅を得ることはできない。
は、各々のＦＥＴの耐圧を保障てぎる範囲までに制限さ
れる。通常のＭＯ３型ＦＥＴては、この範囲は２０Ｖ程
度までにしかならない。たとえ、特別に設泪さねた高耐
圧ＭＯＳ型ＦＥＴを用いたとしても、１００ＶＩ：Ｊ上
の高電圧振幅を得ることはできない。
［発明か解決しようとする問題点］
そこで、本発明の目的は、上述の問題点を解決し、耐圧
性能を向上させるとともに高速かつ十分な駆動能力をも
つ電圧変換回路を提供することにある。
性能を向上させるとともに高速かつ十分な駆動能力をも
つ電圧変換回路を提供することにある。
［問題点を解決するための手段］
このような目的を達成するために、本発明は、高電圧電
源に接続された、相補的に動作する一対のＰ、Ｎ型窩耐
圧ＭＯ３ＦＥＴのケー］・を、高電圧電源にバイアスす
るとともに、低電圧レベルて駆動される２つの同一極性
の高耐圧ＭＯ３ＦＥＴによって駆動することにより、高
電圧レベルまて電圧変換可能にしようとするものである
。
源に接続された、相補的に動作する一対のＰ、Ｎ型窩耐
圧ＭＯ３ＦＥＴのケー］・を、高電圧電源にバイアスす
るとともに、低電圧レベルて駆動される２つの同一極性
の高耐圧ＭＯ３ＦＥＴによって駆動することにより、高
電圧レベルまて電圧変換可能にしようとするものである
。
すなわち、本発明は、高電圧電源より電源か供給され、
ＭＯＳ電界効果１−ランシスタか相補ＪＨＭＡされてな
る第１および第２出力トランジスタを有し、低電圧の論
理入力信号を高電圧のプッシュプル出力に変換する電圧
変換回路において、低電圧の論理入力信号によって同一
極性の２つの出力駆動用トランジスタを駆動し、出力駆
動用トランジスタの一方のトランジスタの出力を高電圧
電源の？Ｌ圧を分圧する第１分圧回路と直列に接続し、
第１分圧回路の分圧点を出力駆動用トランジスタと反対
極性の第１出力トランジスタのゲートに接続し、出力駆
動用）−ランシスタの他方のトランジスタの出力を、出
力駆動用トランジスタと同一極性の第２出力トランジス
タのケー］・に供給し、第２出力トランジスタのケート
を高電圧電源の電圧を分圧する第２分圧回路の分圧点に
接続したことを特徴とする。
ＭＯＳ電界効果１−ランシスタか相補ＪＨＭＡされてな
る第１および第２出力トランジスタを有し、低電圧の論
理入力信号を高電圧のプッシュプル出力に変換する電圧
変換回路において、低電圧の論理入力信号によって同一
極性の２つの出力駆動用トランジスタを駆動し、出力駆
動用トランジスタの一方のトランジスタの出力を高電圧
電源の？Ｌ圧を分圧する第１分圧回路と直列に接続し、
第１分圧回路の分圧点を出力駆動用トランジスタと反対
極性の第１出力トランジスタのゲートに接続し、出力駆
動用）−ランシスタの他方のトランジスタの出力を、出
力駆動用トランジスタと同一極性の第２出力トランジス
タのケー］・に供給し、第２出力トランジスタのケート
を高電圧電源の電圧を分圧する第２分圧回路の分圧点に
接続したことを特徴とする。
［作 用］
本発明によれは、出力となる一対のＰおよびＮ型置耐圧
ＭＯＳＦＥＴのゲートを、それぞれ、２つの抵抗による
回路および１つの抵抗とツェナダイオードによる回路に
よりバイアスする構造としたので、これらＭＯＳＦＥＴ
のケート−ソース間にかかる電圧を耐圧内に抑えること
かできるとともに、その動作点を通常の論理回路の電圧
レベルより高くすることかでき、したがって、動作速度
を高めることかてぎる。
ＭＯＳＦＥＴのゲートを、それぞれ、２つの抵抗による
回路および１つの抵抗とツェナダイオードによる回路に
よりバイアスする構造としたので、これらＭＯＳＦＥＴ
のケート−ソース間にかかる電圧を耐圧内に抑えること
かできるとともに、その動作点を通常の論理回路の電圧
レベルより高くすることかでき、したがって、動作速度
を高めることかてぎる。
さらに、これら一対のＰおよびＮ型窩耐圧ＭＯ３ＦＥＴ
のケートは、同一極性の高耐圧ＭＯ３ＦＥＴにより駆動
する構造としたので、その動作電圧レベルを揃えること
かでき、従って、前述のＰおよびＮ型置耐圧ＭＯＳＦＥ
Ｔは完全に同期して動作し、完全な相補型動作を実現で
きる。
のケートは、同一極性の高耐圧ＭＯ３ＦＥＴにより駆動
する構造としたので、その動作電圧レベルを揃えること
かでき、従って、前述のＰおよびＮ型置耐圧ＭＯＳＦＥ
Ｔは完全に同期して動作し、完全な相補型動作を実現で
きる。
［実施例］
以下に図面を参照して本発明の詳細な説明する。
本発明の一実施例を第１図に示す。
第１図において、一点鎖線ブロックで示す回路が本発明
による半導体集積回路における要部を示している。
による半導体集積回路における要部を示している。
第１図に示す電圧変換回路は、互いに直列接続された高
耐圧のＰ型ＭＯＳＦＥＴＩとＮ型ＭＯ３ＦＥＴ２とが高
電圧電源ＶＤ２（例えば１５０Ｖ）で動作する出力段を
構成している。この出力段の高耐圧ＭＯＳＦＥＴＩおよ
び２のゲートは、それぞれ、個別に、前段の出力段駆動
回路に接続される。
耐圧のＰ型ＭＯＳＦＥＴＩとＮ型ＭＯ３ＦＥＴ２とが高
電圧電源ＶＤ２（例えば１５０Ｖ）で動作する出力段を
構成している。この出力段の高耐圧ＭＯＳＦＥＴＩおよ
び２のゲートは、それぞれ、個別に、前段の出力段駆動
回路に接続される。
すなわち、高電圧電源ＶＤ２に接続されている出力段の
Ｐ壁高耐圧ＭＯＳＦＥＴＩのゲートは、Ｎ型高耐圧ＭＯ
ＳＦＥＴ３により駆動され、かつ、このＮ型高耐圧ＭＯ
ＳＦＥＴ３は、そのトレインに、抵抗値かそれぞれＲ１
およびＲ２の直列接続抵抗５および６を介して高電圧電
源ＶＤ２に接続しである。ここで、これら抵抗５と６の
中間接続点が、上述の高電圧電源側のＰ壁高耐圧ＭＯ３
ＦＥＴＩのケートに接続されている。したがって、２つ
の抵抗５と６によって分圧された電位により、このＰ壁
高耐圧ＭＯ３ＦＥＴＩのゲートはそのソース電位側にバ
イアスされることになる。
Ｐ壁高耐圧ＭＯＳＦＥＴＩのゲートは、Ｎ型高耐圧ＭＯ
ＳＦＥＴ３により駆動され、かつ、このＮ型高耐圧ＭＯ
ＳＦＥＴ３は、そのトレインに、抵抗値かそれぞれＲ１
およびＲ２の直列接続抵抗５および６を介して高電圧電
源ＶＤ２に接続しである。ここで、これら抵抗５と６の
中間接続点が、上述の高電圧電源側のＰ壁高耐圧ＭＯ３
ＦＥＴＩのケートに接続されている。したがって、２つ
の抵抗５と６によって分圧された電位により、このＰ壁
高耐圧ＭＯ３ＦＥＴＩのゲートはそのソース電位側にバ
イアスされることになる。
他方、出力段のＮ型高耐圧ＭＯＳＦＥＴ２のゲートは、
Ｎ型高耐圧ＭＯＳＦＥＴ４により駆動され、かつこのド
レインは抵抗値Ｒ３の抵抗７を介して高電圧電源ＶＤ２
に接続されるとともに、ツェナダイオード８を介して接
地電位に接続されている。
Ｎ型高耐圧ＭＯＳＦＥＴ４により駆動され、かつこのド
レインは抵抗値Ｒ３の抵抗７を介して高電圧電源ＶＤ２
に接続されるとともに、ツェナダイオード８を介して接
地電位に接続されている。
さらに、前述の２つの出力段駆動用のＮ型高耐圧ＭＯＳ
ＦＥＴ３および４のゲートは、通常の低電圧電源Ｖ。１
（例えは５Ｖ）で動作する論理回路１０の出力に共通接
続される。
ＦＥＴ３および４のゲートは、通常の低電圧電源Ｖ。１
（例えは５Ｖ）で動作する論理回路１０の出力に共通接
続される。
今、−上述のような回路構成において、論理回路１０か
高レベルの出力信号を出力したとすると、２つの出力段
駆動用Ｎ型高耐圧ＭＯ３ＦＥＴ３および４は、導通状態
となる。この時、出力段のＰ壁高耐圧ＭＯ３ＦＥＴＩの
ゲートは、Ｎ型高耐圧ＭＯＳＦＥＴ３を流れる電流ＩＤ
５３により、高電圧電源電位ＶＤ２よりＩｏｓ３ＸＲ１
たけ低くなる。従って、この値をＰ型窩耐圧ＭＯＳＦＥ
Ｔの閾値電圧ＶｔｈＰより大きくなるようにＲ１を設定
しておけば、出力段Ｐ型高耐圧ＭＯ８ＦＥＴ１は導通状
態となる。
高レベルの出力信号を出力したとすると、２つの出力段
駆動用Ｎ型高耐圧ＭＯ３ＦＥＴ３および４は、導通状態
となる。この時、出力段のＰ壁高耐圧ＭＯ３ＦＥＴＩの
ゲートは、Ｎ型高耐圧ＭＯＳＦＥＴ３を流れる電流ＩＤ
５３により、高電圧電源電位ＶＤ２よりＩｏｓ３ＸＲ１
たけ低くなる。従って、この値をＰ型窩耐圧ＭＯＳＦＥ
Ｔの閾値電圧ＶｔｈＰより大きくなるようにＲ１を設定
しておけば、出力段Ｐ型高耐圧ＭＯ８ＦＥＴ１は導通状
態となる。
一方、出力段のＮ型高耐圧ＭＯＳＦＥＴ２のゲートはほ
ぼ接地電位に等しくなり、非導通状態となる。従って、
電圧変換回路の出力としては、高電圧電源電位ＶＤ２か
出力される。
ぼ接地電位に等しくなり、非導通状態となる。従って、
電圧変換回路の出力としては、高電圧電源電位ＶＤ２か
出力される。
次に、論理回路１０が低レベルを出力した場合について
考えると、出力段駆動用の２つのＮ ｆＪｑ高耐圧ＭＯ
３ＦＥＴ３および４は非導通状態となる。
考えると、出力段駆動用の２つのＮ ｆＪｑ高耐圧ＭＯ
３ＦＥＴ３および４は非導通状態となる。
従って、出力段のＰ壁高耐圧ＭＯ３ＩＥＴＩのケート電
位は、高電圧電源電位Ｖ。２と等しくなり、非導通状態
となるとともに、出力段のＮ型高耐圧ＭＯＳＦＥＴ２の
ゲーｌ−にはツェナダイオ−１・８のツェナ電圧Ｖまた
け接地電位より高くなるので、これをＮ壁高耐圧ＭＯ３
ＦＥＴの閾値電圧Ｖ ｔ ｌ＋ Ｎより大きく設定して
おけは、Ｎ型高耐圧ＭＯＳＦＥＴ２は導通状態となり、
結果として出力は接地電位となる。
位は、高電圧電源電位Ｖ。２と等しくなり、非導通状態
となるとともに、出力段のＮ型高耐圧ＭＯＳＦＥＴ２の
ゲーｌ−にはツェナダイオ−１・８のツェナ電圧Ｖまた
け接地電位より高くなるので、これをＮ壁高耐圧ＭＯ３
ＦＥＴの閾値電圧Ｖ ｔ ｌ＋ Ｎより大きく設定して
おけは、Ｎ型高耐圧ＭＯＳＦＥＴ２は導通状態となり、
結果として出力は接地電位となる。
上述の説明においても明らかなとおり、出力段のＰ型窩
耐圧ＭＯＳＦＥＴＩのゲートは、抵抗５および６により
分圧され、高電位側にバイアスされており、この電位を
ゲート破壊電圧より十分小さく抑えることにより保護さ
れる。さらに、出力段のＮ壁高耐圧ＭＯ３ＦＥＴのケー
１〜はツェナダイオード８により、ゲー）・破壊電圧以
下に抑えられ、保護される。
耐圧ＭＯＳＦＥＴＩのゲートは、抵抗５および６により
分圧され、高電位側にバイアスされており、この電位を
ゲート破壊電圧より十分小さく抑えることにより保護さ
れる。さらに、出力段のＮ壁高耐圧ＭＯ３ＦＥＴのケー
１〜はツェナダイオード８により、ゲー）・破壊電圧以
下に抑えられ、保護される。
さらに、出力段駆動用の２つの高耐圧
ＭＯ３ＦＥＴ３および４は同極性としたので、同一の集
積回路内におＣＡで容易に特性を揃えることかでき、出
力段のＰをおよびＮ型高耐圧ＭＯＳＦＥＴ１および２は
完全に相補的動作が保障される。
積回路内におＣＡで容易に特性を揃えることかでき、出
力段のＰをおよびＮ型高耐圧ＭＯＳＦＥＴ１および２は
完全に相補的動作が保障される。
さらに、抵抗５および６の値旧およびＲ２、およびツェ
ナダイオード８のツェナ電圧Ｖ２を適当に設汎１するこ
とにより、出力段のＰ型およびＮ壁高耐圧ＭＯ３ＦＥＴ
Ｉおよび２の動作点を高くとることができ、以て十分な
動作速度を得ることができる。
ナダイオード８のツェナ電圧Ｖ２を適当に設汎１するこ
とにより、出力段のＰ型およびＮ壁高耐圧ＭＯ３ＦＥＴ
Ｉおよび２の動作点を高くとることができ、以て十分な
動作速度を得ることができる。
［発明の効果］
以上の説明から明らかなように、本発明によれば、出力
段の高耐圧ＭＯＳＦＥＴは、抵抗分圧による高電位側へ
のバイアスと、接地電位との間に介挿したツェナダイオ
ードにより、ケートにかかる電圧をその破壊電圧」す下
にＩｌｌえることができ、したがって十分な耐圧性能の
向上を図ることができる。
段の高耐圧ＭＯＳＦＥＴは、抵抗分圧による高電位側へ
のバイアスと、接地電位との間に介挿したツェナダイオ
ードにより、ケートにかかる電圧をその破壊電圧」す下
にＩｌｌえることができ、したがって十分な耐圧性能の
向上を図ることができる。
しかもまた、本発明によれば、出力段の高耐圧ＭＯＳＦ
ＥＴを同一極性の高耐圧ＭＯＳＦＥＴで駆動する構成と
したので、その動作特性を揃えることかでき、出力段の
完全な相補動作を実現することもできる。
ＥＴを同一極性の高耐圧ＭＯＳＦＥＴで駆動する構成と
したので、その動作特性を揃えることかでき、出力段の
完全な相補動作を実現することもできる。
さらに加えて、本発明によれば、前述のバイアスおよび
ツェナタイオードによって、出力段の高耐圧ＭＯＳＦＥ
Ｔを保護することかできると共に、出力段の高耐圧ＭＯ
ＳＦＥＴの動作点レベルを高くとることができ、以て十
分高速度の動作が可能となる。
ツェナタイオードによって、出力段の高耐圧ＭＯＳＦＥ
Ｔを保護することかできると共に、出力段の高耐圧ＭＯ
ＳＦＥＴの動作点レベルを高くとることができ、以て十
分高速度の動作が可能となる。
第１図は本発明の一実施例を示す回路図、第２図は従来
の電圧変換回路の一例を示す回路図である。 １・・・Ｐ壁高耐圧ＭＯ３ＦＥＴ。 ２．３．４・Ｎ壁高耐圧ＭＯ３ＦＥＴ。 ５．６．７・・・抵抗、 ８・・・ツェナダイオード、 １０・・・論理回路。 ＋ 句ｅｎ 亥ｈｒｉ！Ｅ１ＶりのＥｌｆｆＧ７第１図 ネ疋朶イグソ の ＥＤ路図 第２図
の電圧変換回路の一例を示す回路図である。 １・・・Ｐ壁高耐圧ＭＯ３ＦＥＴ。 ２．３．４・Ｎ壁高耐圧ＭＯ３ＦＥＴ。 ５．６．７・・・抵抗、 ８・・・ツェナダイオード、 １０・・・論理回路。 ＋ 句ｅｎ 亥ｈｒｉ！Ｅ１ＶりのＥｌｆｆＧ７第１図 ネ疋朶イグソ の ＥＤ路図 第２図
Claims (1)
- 【特許請求の範囲】 １）高電圧電源より電源が供給され、ＭＯＳ電界効果ト
ランジスタが相補接続されてなる第１および第２出力ト
ランジスタを有し、低電圧の論理入力信号を高電圧のプ
ッシュプル出力に変換する電圧変換回路において、前記
低電圧の論理入力信号によって同一極性の２つの出力駆
動用トランジスタを駆動し、前記出力駆動用トランジス
タの一方のトランジスタの出力を前記高電圧電源の電圧
を分圧する第１分圧回路と直列に接続し、該第１分圧回
路の分圧点を当該出力駆動用トランジスタと反対極性の
前記第１出力トランジスタのゲートに接続し、前記出力
駆動用トランジスタの他方のトランジスタの出力を、当
該出力駆動用トランジスタと同一極性の前記第２出力ト
ランジスタのゲートに供給し、該第２出力トランジスタ
のゲートを前記高電圧電源の電圧を分圧する第２分圧回
路の分圧点に接続したことを特徴とする電圧変換回路。 ２）前記第１分圧回路は２つの抵抗の直列回路で構成し
、前記第２分圧回路は抵抗とツェナーダイオードの直列
回路で構成したことを特徴とする特許請求の範囲第１項
記載の電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112495A JPH07105709B2 (ja) | 1986-05-19 | 1986-05-19 | 電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112495A JPH07105709B2 (ja) | 1986-05-19 | 1986-05-19 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269419A true JPS62269419A (ja) | 1987-11-21 |
| JPH07105709B2 JPH07105709B2 (ja) | 1995-11-13 |
Family
ID=14588077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112495A Expired - Lifetime JPH07105709B2 (ja) | 1986-05-19 | 1986-05-19 | 電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105709B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545604A2 (en) * | 1991-11-29 | 1993-06-09 | Fuji Electric Co. Ltd. | High-withstand voltage integrated circuit |
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| JPH07105709B2 (ja) | 1995-11-13 |
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