KR970067344A - 레벨 변환 회로 및 반도체 집적회로 - Google Patents

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Abstract

본 발명은 산화막 내압이 고전압 전원보다도 낮은 MOS 트랜지스터 만으로 구성할 수 있으며, 정지시의 소비 전력의 증가를 억제하며, 더욱이 고속동작이 가능할 뿐만 아니라 충분한 부하 구동능력을 갖는 레벨 변환 회로를 제공하는 것이다.
고전압(5V : VDD)전원과 접지와의 사이에 접속되어, 저전압(3V:VCC)과 접지 전압(0V)과의 사이의 진폭을 갖는 입력 신호 IN1를 수신하는 제1CMOS회로(10)와, 5V전원과 접지와의 사이에 접속되어, 5V~0V 사이의 진폭을 갖는 출력신호 OUT1를 출력하는 제2CMOS회로(20)와, 이들 제1 및 제2CMOS회로(10,20) 사이에 비스듬이 교차해 접속된 제1 및 제2중간회로(30,40)를 구비하고 있다. 이들 각 회로(10~40)를 구성하는 모든 MOS 트랜지스터는 허용게이트 산화막 내압이 5V 보다도 낮을 뿐만 아니라 3V보다도 높은 특성을 가지고 있다.

Description

레벨 변환 회로 및 반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시형태에 따른 레벨 변환 회로의 회로도.

Claims (17)

  1. 고전압이 인가되는 고전압 전원(VDD)과 제1출력 노드(N1)와의 사이에 직렬 접속된 제1 및 제2P채널형 MOS트랜지스터(11,12), 및 상기 제1출력 노드와 접지와의 사이에 직렬 접속된 제1및 제2N채널형MOS 트랜지스터(13,14)를 가지며, 플업용으로서 기능하는 상기 제1P채널형 MOS 트랜지스터의 게이트에 제1신호(OUT2)가 인가되며, 풀다운용으로서 기능하는 상기 제2N채널형 MOS 트랜지스터의 게이트에 상기 고전압보다도 낮은 저전압과 접지 전압과의 사이의 진폭을 갖는 입력 신호(IN1)가 인가되며, 상기 제2P채널형 MOS 트랜지스터 및 상기 제1N채널형 MOS 트랜지스터의 각 게이트에 저전압이 공통으로 인가되는 제1CMOS회로(10)와, 상기 고전압 전원과 제2출력 노드(N3)와의 사이에 접속되어 상기 제1신호가 게이트에 인가되는 제3P채널형 MOS 트랜지스터(31), 및 상기 제2출력 노드와 저전압이 인가되는 저전압 전원(Vcc)과의 사이에 접속되어, 상기 제1CMOS회로의 상기 제1출력 노드의 전위가 게이트에 인가되는 제4P채널형 MOS 트랜지스터(32)를 갖는 제1중간회로(30,30´)와, 상기 고전압 전원과 제3출력 노드(N4)와의 사이에 접속되어 상기 제1중간회로의 제2출력 노드의 전위가 게이트에 인가되는 제5P채널형 MOS 트랜지스터(41), 및 상기 제3출력 노드와 상기 저전압 전원과의 사이에 접속되어 출력 신호(OUT1)가 게이트에 인가되는 제6P채널형 MOS 트랜지스터(42)를 가지며, 상기 제3출력 노드로부터 상기 제1신호를 출력하는 제2중간회로(40,40´)와, 상기 고전압 전원과 제4출력 노드(N2)와의 사이에 직렬 접속된 제7 및 제8P채널형 MOS 트랜지스터(21,22), 및 상기 제4출력노드와 접지와의 사이에 직렬 접속된 제3 및 제4N채널형 MOS 트랜지스터(23,24)를 가지며, 플업용으로서 기능하는 상기 제7P채널형 MOS 트랜지스터의 게이트에 상기 제1중간회로의 상기 제2출력 노드의 전위가 인가되며, 풀다운용으로서 기능하는 상기 제4N채널형 MOS 트랜지스터의 게이트에 상기 입력 신호의 반전 신호(IN2)가 인가되며, 상기 제8P채널형 MOS 트랜지스터 및 상기 제3N채널형 MOS 트랜지스터의 각 게이트에 저전압이 공통으로 인가되며, 상기 제4출력 노드로부터 상기 출력 신호로서 상기 고전압과 접지 전압의 사이의 진폭을 갖는 신호를 외부로 출력하는 제2CMOS 회로(20)를 구비한 것을 특징으로 하는 레벨 변환 회로.
  2. 제1항에 있어서, 상기 제1CMOS회로에서 상기 제1 및 제2P채널형 MOS 트랜지스터의 직렬 온저항은, 상기 제1및 제2N채널형 MOS 트랜지스터의 직렬 온저항보다도 크게 설정하고, 상기 제2CMOS 회로에서 상기 제7 및 제8P채널형 MOS 트랜지스터의 직렬 온저항은 상기 제3 및 제4N채널형 MOS 트랜지스터의 직렬 온저항보다도 크게 설정함과 동시에, 상기 제1중간회로에서 제3P채널형MOS트랜지스터의 온저항은 제4P채널형 MOS 트랜지스터의 온저항보다도 크게 설정하고, 상기 제2중간회로에서 제5P채널형 MOS 트랜지스터의 온저항은 제6P채널형 MOS 트랜지스터의 온저항보다도 크게 설정한 것을 특징으로 하는 레벨 변환 회로.
  3. 고전압이 인가되는 고전압 전원(VDD)과 제1출력 노드(N1)와의 사이에 직렬 접속된 제1 및 제2P채널형 MOS트랜지스터(11,12), 및 상기 제1출력 노드와 접지와의 사이에 직렬 접속된 제1및 제2N채널형MOS 트랜지스터(13,14)를 가지며, 플업용으로서 기능하는 상기 제1P채널형 MOS 트랜지스터의 게이트에 제1신호(OUT2)가 인가되며, 풀다운용으로서 기능하는 상기 제2N채널형 MOS 트랜지스터의 게이트에 접속된 입력 노드에 상기 고전압보다도 낮은 저전압과 접지 전압과의 사이의 진폭을 갖는 입력 신호(IN1)가 인가되며, 상기 제2P채널형 MOS 트랜지스터 및 상기 제1N채널형 MOS 트랜지스터의 각 게이트에 저전압이 공통으로 인가되는 제1CMOS회로(10)와, 상기 고전압 전원과 제2출력 노드(N3)와의 사이에 접속되어 상기 제1신호가 게이트에 인가되는 제3P채널형 MOS 트랜지스터(31), 및 상기 제2출력 노드와 저전압이 인가되는 저전압 전원과의 사이에 접속되어 상기 제1CMOS회로의 상기 제1출력 노드의 전위가 게이트에 인가되는 제4P채널형 MOS 트랜지스터(32)를 갖는 제1중간회로(30,30´)와, 상기 고전압 전원과 제3출력 노드(N4)와의 사이에 접속되어 상기 제1중간회로의 제2출력 노드의 전위가 게이트에 인가되는 제5P채널형 MOS 트랜지스터(41), 및 상기 제3출력 노드와 상기 저전압 전원과의 사이에 접속되어 출력 신호가 게이트에 인가되는 제6P채널형 MOS 트랜지스터(42)를 가지며, 상기 제3출력 노드로부터 상기 제1신호를 출력하는 제2중간회로(40,40´)와, 상기 고전압 전원과 제4출력 노드(N2)와의 사이에 직렬 접속된 제7 및 제8P채널형 MOS 트랜지스터(21,22), 및 상기 제4출력노드와 입력 노드와의 사이에 접속된 제3N채널형 MOS 트랜지스터(23)를 가지며, 플업용으로서 기능하는 상기 제7P채널형 MOS 트랜지스터의 게이트에 상기 제1중간회로의 상기 제2출력 노드의 전위가 인가되며, 상기 제8P채널형 MOS 트랜지스터 및 풀다운용으로서 기능한 상기 제3N채널형 MOS 트랜지스터의 각 게이트에 저전압이 공통으로 인가되며, 상기 제4출력 노드로부터 상기 출력 신호로서 상기 고전압과 접지 전압의 사이의 진폭을 갖는 신호를 외부로 출력하는 제2CMOS 회로(20´)를 구비한 것을 특징으로 하는 레벨 변환 회로.
  4. 고전압이 인가되는 고전압 전원(VDD)과 제1출력 노드(N1)와의 사이에 직렬 접속된 제1 및 제2P채널형 MOS트랜지스터(11,12), 및 상기 제1출력 노드와 입력 노드와의 사이에 직렬 접속된 제1N채널형 MOS 트랜지스터(13)를 가지며, 플업용으로서 기능하는 상기 제1P채널형 MOS 트랜지스터의 게이트에 제1신호(OUT2)가 인가되며, 풀다운용으로서 기능하는 상기 제1N채널형 MOS 트랜지스터의 소스에 접속된 상기 입력 노드에 상기 고전압보다도 낮은 저전압과 접지 전압과의 사이의 진폭을 갖는 입력 신호(IN1)가 인가되며, 상기 제2P채널형 MOS 트랜지스터 및 상기 제1N채널형 MOS 트랜지스터의 각 게이트에 저전압(Vcc)이 공통으로 인가되는 제1CMOS 회로(10´)와, 상기 고전압 전원과 제2출력 노드(N3)와의 사이에 접속되어 상기 제1신호가 게이트에 인가되는 제3P채널형 MOS 트랜지스터(31) 및 상기 제2출력 노드와 저전압이 인가되는 저전압 전원과의 사이에 접속되어 상기 제1CMOS회로의 상기 제1출력 노드의 전위가 게이트에 인가되는 제4P채널형 MOS 트랜지스터(32)를 갖는 제1중간회로(30,30´)와, 상기 고전압 전원과 제3출력 노드(N4)와의 사이에 접속되어 상기 제1중간회로의 제2출력 노드의 전위가 게이트에 인가되는 제5P채널형 MOS 트랜지스터(41), 및 상기 제3출력 노드와 상기 저전압 전원과의 사이에 접속되어 출력 신호가 게이트에 인가되는 제6P채널형 MOS 트랜지스터(42)를 가지며, 상기 제3출력 노드로부터 상기 제1신호를 출력하는 제2중간회로(40,40´)와, 상기 고전압 전원과 제4출력 노드(N2)와의 사이에 직렬 접속된 제7 및 제8P채널형 MOS 트랜지스터(21,22), 및 상기 제4출력노드와 접지와의 사이에 직렬 접속된 제2 및 제3N채널형 MOS 트랜지스터(23,24)를 가지며, 플업용으로서 기능하는 상기 제7P채널형 MOS 트랜지스터의 게이트에 상기 제1중간회로의 상기 제2출력 노드의 전위가 인가되며, 풀다운용으로서 기능하는 상기 제3N채널형 MOS 트랜지스터의 게이트에 상기 입력 신호의 반전 신호(IN2)가 인가되며, 상기 제8P채널형 MOS 트랜지스터 및 상기 제2N채널형 MOS 트랜지스터의 각 게이트에 저전압이 공통으로 인가되며, 상기 제4출력 노드로부터 상기 출력 신호로서 상기 고전압과 접지 전압의 사이의 진폭을 갖는 신호를 외부로 출력하는 제2CMOS 회로(20)를 구비한 것을 특징으로 하는 레벨 변환 회로.
  5. 고전압이 인가되는 고전압 전원(VDD)과 제1출력 노드(N1)와의 사이에 직렬 접속된 제1 및 제2P채널형 MOS트랜지스터(11,12), 및 상기 제1출력 노드와 제1입력 노드와의 사이에 접속된 제1N채널형 MOS 트랜지스터(13)를 가지며, 플업용으로서 기능하는 상기 제1P채널형 MOS 트랜지스터의 게이트에 제1신호(OUT2)가 인가되며, 풀다운용으로서 기능하는 상기 제1N채널형 MOS 트랜지스터의 소스에 접속된 상기 제1입력 노드에 상기 고전압보다도 낮은 저전압과 접지 전압과의 사이의 진폭을 갖는 입력 신호(IN1)가 인가되며, 상기 제2P채널형 MOS 트랜지스터 및 상기 제1N채널형 MOS 트랜지스터의 각 게이트에 저전압이 공통으로 인가되는 제1CMOS회로(10´)와, 상기 고전압 전원과 제2출력 노드(N3)와의 사이에 접속되어 상기 제1신호가 게이트에 인가되는 제3P채널형 MOS 트랜지스터(31), 및 상기 제2출력 노드와 저전압이 인가되는 저전압 전원(VCC)과의 사이에 접속되어, 상기 제1CMOS회로의 상기 제1출력 노드의 전위가 게이트에 인가되는 제4P채널형 MOS 트랜지스터(32)를 갖는 제1중간회로(30,30´)와, 상기 고전압 전원과 제3출력 노드(N4)와의 사이에 접속되어 상기 제1중간회로의 제2출력 노드의 전위가 게이트에 인가되는 제5P채널형 MOS 트랜지스터(41), 및 상기 제3출력 노드와 상기 저전압 전원과의 사이에 접속되어 출력 신호(OUT1)가 게이트에 인가되는 제6P채널형 MOS 트랜지스터(42)를 가지며, 상기 제3출력 노드로부터 상기 제1신호를 출력하는 제2중간회로(40,40´)와, 상기 고전압 전원과 제4출력 노드(N2)와의 사이에 직렬 접속된 제7 및 제8P채널형 MOS 트랜지스터(21,22), 및 상기 제4출력노드와 제2입력 노드와의 사이에 접속된 제2채널형 MOS 트랜지스터(23)를 가지며, 플업용으로서 기능하는 상기 제7P채널형 MOS 트랜지스터의 게이트에 상기 제1중간회로의 상기 제2출력 노드의 전위가 인가되며, 풀다운용으로서 기능하는 상기 제2N채널형 MOS 트랜지스터의 소스에 접속된 상기 제2입력노드에 상기 입력 신호의 반전신호(IN2)가 인가되며, 상기 제8P채널형 MOS 트랜지스터 및 상기 제2N채널형 MOS 트랜지스터의 각 게이트에 저전압이 공통으로 인가되며, 상기 제4출력 노드로부터 상기 출력 신호로서 상기 고전압과 접지 전압의 사이의 진폭을 갖는 신호를 외부로 출력하는 제2CMOS 회로(20´)를 구비한 것을 특징으로 하는 레벨 변환 회로.
  6. 제2항에 있어서, 상기 제1신호는 상기 고전압과 상기 저전압 사이의 진폭을 갖는 신호이며, 이 제1신호를 상기 출력신호와 독립하여 외부로 출력하는 구성으로 한 것을 특징으로 하는 레벨 변환 회로.
  7. 제3항에 있어서, 상기 제1신호는 상기 고전압과 상기 저전압 사이의 진폭을 갖는 신호이며, 이 제1신호를 상기 출력신호와 독립하여 외부로 출력하는 구성으로 한 것을 특징으로 하는 레벨 변환 회로.
  8. 제4항에 있어서, 상기 제1신호는 상기 고전압과 상기 저전압 사이의 진폭을 갖는 신호이며, 이 제1신호를 상기 출력신호와 독립하여 외부로 출력하는 구성으로 한 것을 특징으로 하는 레벨 변환 회로.
  9. 제5항에 있어서, 상기 제1신호는 상기 고전압과 상기 저전압 사이의 진폭을 갖는 신호이며, 이 제1신호를 상기 출력신호와 독립하여 외부로 출력하는 구성으로 한 것을 특징으로 하는 레벨 변환 회로.
  10. 제6항에 있어서, 상기 제4 및 제6P채널형 MOS 트랜지스터의 기판을 소스측에 접속하여 다른 P채널형 MOS 트랜지스터의 기판과 분리한 것을 특징으로 하는 레벨 변환 회로.
  11. 제7항에 있어서, 상기 제4 및 제6P채널형 MOS 트랜지스터의 기판을 소스측에 접속하여 다른 P채널형 MOS 트랜지스터의 기판과 분리한 것을 특징으로 하는 레벨 변환 회로.
  12. 제8항에 있어서, 상기 제4 및 제6P채널형 MOS 트랜지스터의 기판을 소스측에 접속하여 다른 P채널형 MOS 트랜지스터의 기판과 분리한 것을 특징으로 하는 레벨 변환 회로.
  13. 제9항에 있어서, 상기 제4 및 제6P채널형 MOS 트랜지스터의 기판을 소스측에 접속하여 다른 P채널형 MOS 트랜지스터의 기판과 분리한 것을 특징으로 하는 레벨 변환 회로.
  14. 저전압이 인가되는 저전압 전원과 접지와의 사이에 접속되어 상기 저전압과 접지 전압과의 사이의 진폭을 갖는 신호를 출력하는 저전원용 회로와, 상기 저전원용 회로에서 출력된 신호를 상기 저전압보다는 높은 고전압과 접지 전압과의 사이에 진폭을 갖는 신호로 레벨 변환하는 레벨 변환 회로를 구비한 반도체 집적회로에 있어서, 상기 레벨 변환 회로는 제1항 기재의 레벨 변환 회로로 구성한 것을 특징으로 하는 반도체 집적 회로.
  15. 저전압이 인가되는 저전압 전원과 접지와의 사이에 접속되어 상기 저전압과 접지 전압과의 사이의 진폭을 갖는 신호를 출력하는 저전원용 회로와, 상기 저전원용 회로에서 출력된 신호를 상기 저전압보다는 높은 고전압과 접지 전압과의 사이에 진폭을 갖는 신호로 레벨 변환하는 레벨 변환 회로를 구비한 반도체 집적회로에 있어서, 상기 레벨 변환 회로는 제3항 기재의 레벨 변환 회로로 구성한 것을 특징으로 하는 반도체 집적 회로.
  16. 저전압이 인가되는 저전압 전원과 접지와의 사이에 접속되어 상기 저전압과 접지 전압과의 사이의 진폭을 갖는 신호를 출력하는 저전원용 회로와, 상기 저전원용 회로에서 출력된 신호를 상기 저전압보다는 높은 고전압과 접지 전압과의 사이에 진폭을 갖는 신호로 레벨 변환하는 레벨 변환 회로를 구비한 반도체 집적회로에 있어서, 상기 레벨 변환 회로는 제4항 기재의 레벨 변환 회로로 구성한 것을 특징으로 하는 반도체 집적 회로.
  17. 저전압이 인가되는 저전압 전원과 접지와의 사이에 접속되어 상기 저전압과 접지 전압과의 사이의 진폭을 갖는 신호를 출력하는 저전원용 회로와, 상기 저전원용 회로에서 출력된 신호를 상기 저전압보다는 높은 고전압과 접지 전압과의 사이에 진폭을 갖는 신호로 레벨 변환하는 레벨 변환 회로를 구비한 반도체 집적회로에 있어서, 상기 레벨 변환 회로는 제5항 기재의 레벨 변환 회로로 구성한 것을 특징으로 하는 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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