JPS6396800A - Ｃｍｏｓサンプルホ−ルド回路 - Google Patents
Ｃｍｏｓサンプルホ−ルド回路Info
- Publication number
- JPS6396800A JPS6396800A JP61242237A JP24223786A JPS6396800A JP S6396800 A JPS6396800 A JP S6396800A JP 61242237 A JP61242237 A JP 61242237A JP 24223786 A JP24223786 A JP 24223786A JP S6396800 A JPS6396800 A JP S6396800A
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- JP
- Japan
- Prior art keywords
- during
- turned
- gates
- switches
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 238000005070 sampling Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 101100478187 Arabidopsis thaliana MOS4 gene Proteins 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 101100461812 Arabidopsis thaliana NUP96 gene Proteins 0.000 description 3
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 2
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳインバータを用いたＣＭＯＳサンプ
ルホールド回路に関するものである。
ルホールド回路に関するものである。
本発明は、ＣＭＯＳサンプルホールド回路において、サ
ンプル期間とホールド期間で別々にオンする複数のスイ
ッチを設け、ホールド時に電流源及びレベルシフト回路
を充放電用コンデンサ及びＣＭＯＳインバータと切離す
ことにより、入出力電圧間にオフセットがなくホールド
期間に電位変動がないようにしたものである。
ンプル期間とホールド期間で別々にオンする複数のスイ
ッチを設け、ホールド時に電流源及びレベルシフト回路
を充放電用コンデンサ及びＣＭＯＳインバータと切離す
ことにより、入出力電圧間にオフセットがなくホールド
期間に電位変動がないようにしたものである。
第４図は、従来のＣＭＯＳサンプルホールド回路の例を
示す回路図である。同図において、Ｍｌ及びＭ３はＮＨ
Ｏ２トランジスタ、Ｍ２及びＭ４はＰｌ’ｌＯＳ ｌ−
ランジスタ、Ｉｏ及びＩｏ′は電流源の電流、Ｃｓはコ
ンデンサ、Ｓはサンプリング・ゲート （スイッチ）、
ＶＩＮは入力信号電圧、ｖｏｕＴは出力信号電圧を示す
。ＮＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ
２とはＣＭＯＳインバータ回路を構成し、ＮＦＩＯ５）
ランジスタＭ３とＰ間ＳトランジスタＭ４はそれぞれレ
ベルシフト回路を構成している。各ＭＯＳトランジスタ
Ｍ１〜Ｍ４のグリッドＧ及びソースＳ間の電圧をそれぞ
れＶＣ！＋１ 、 ＭＯＳ２ 。
示す回路図である。同図において、Ｍｌ及びＭ３はＮＨ
Ｏ２トランジスタ、Ｍ２及びＭ４はＰｌ’ｌＯＳ ｌ−
ランジスタ、Ｉｏ及びＩｏ′は電流源の電流、Ｃｓはコ
ンデンサ、Ｓはサンプリング・ゲート （スイッチ）、
ＶＩＮは入力信号電圧、ｖｏｕＴは出力信号電圧を示す
。ＮＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ
２とはＣＭＯＳインバータ回路を構成し、ＮＦＩＯ５）
ランジスタＭ３とＰ間ＳトランジスタＭ４はそれぞれレ
ベルシフト回路を構成している。各ＭＯＳトランジスタ
Ｍ１〜Ｍ４のグリッドＧ及びソースＳ間の電圧をそれぞ
れＶＣ！＋１ 、 ＭＯＳ２ 。
ＭＯＳ３ 、 ＭＯＳ４とし、ＭＯＳトランジスタの
チャンネル幅をＷ、チャンネル長さをＬとするとき、Ｖ
ＧＳＩ ＝ＶＧＳ１１ ＭＯＳ４ ＝ＶＧＳ２ 、
Ｉ ｏ ＝ Ｉｏ’になるようにＷ／Ｌ及び電流値を選
ぶと、ＶＯＵＴ＝ＶＩＮとなる。
チャンネル幅をＷ、チャンネル長さをＬとするとき、Ｖ
ＧＳＩ ＝ＶＧＳ１１ ＭＯＳ４ ＝ＶＧＳ２ 、
Ｉ ｏ ＝ Ｉｏ’になるようにＷ／Ｌ及び電流値を選
ぶと、ＶＯＵＴ＝ＶＩＮとなる。
ところが、ＭＯＳ３ ＝ｖｃｓ１． ＭＯＳ４ ””
ＭＯＳ２ 。
ＭＯＳ２ 。
１ｏ＝Ｉｏ’にして入出力電圧間にオフセットが生じな
いように設定しても、上記従来回路では、各素子のＶｔ
ｈ（Ｌきい値電圧）や温度特性のばらつき、 １／ｆノ
イズ（周波数に反比例する固有の雑音）及びＩｏ、Ｉｏ
’の信号レベルに対する変動により、どうしてもＶＯＵ
Ｔ”’ＶＩＮ＋Δ■ （ΔＶはオフセント電圧）となる
。このオフセント電圧には、上記のばらつき分、１／ｆ
ノイズ分及び信号レベルによる変動分が含まれている。
いように設定しても、上記従来回路では、各素子のＶｔ
ｈ（Ｌきい値電圧）や温度特性のばらつき、 １／ｆノ
イズ（周波数に反比例する固有の雑音）及びＩｏ、Ｉｏ
’の信号レベルに対する変動により、どうしてもＶＯＵ
Ｔ”’ＶＩＮ＋Δ■ （ΔＶはオフセント電圧）となる
。このオフセント電圧には、上記のばらつき分、１／ｆ
ノイズ分及び信号レベルによる変動分が含まれている。
ホールド期間に例えばＩｏ＞Ｉｏ’になると、第５図に
示すようにか発生する。
示すようにか発生する。
したがって、本発明の目的は、ＣＭＯＳ各素子にばらつ
きがあっても入出力電圧間にオフセット電圧が生じない
ように、またホールド期間に電位変動が生じないように
するにある。
きがあっても入出力電圧間にオフセット電圧が生じない
ように、またホールド期間に電位変動が生じないように
するにある。
本発明は、入力電圧端子を第１及び第２のレベルシフト
回路（Ｍ３ 、 Ｃｍ ； Ｍ４ 、 Ｃ４）並
びに第１及び第２のスイッチ（Ｓｌ、３２）を介して１
対のトランジスタ（Ｍｌ 、 Ｍ２ ）の各ゲートに接
続すると共に、上記ゲート間に第１及び第２のコンデン
サ（Ｃ１，Ｃ２）の直列回路を接続し、上記１対のトラ
ンジスタ（Ｍ工１Ｍ２）の接続点より出力端子を導出す
る。入力電圧端子を第３及び第４のスイッチ（Ｓｌ、Ｓ
４）の直列回路を介して第１及び第２のコンデンサ（Ｃ
よ、Ｃ２）の接続点に接続し、この接続点と出力端子間
に第５のスイッチ（Ｓ６）を接続し、第３及び第４のス
イッチ（Ｓｌ、Ｓ４）の接続点と基準電位間に第３のコ
ンデンサ（Ｃｓ ）を接続する。そして、第１、第２．
第３及び第５のスイッチ（ＳＬ、Ｓ２゜Ｓｌ、Ｓ５）を
サンプル期間にオンし、第４のスイッチ（Ｓ４）をホー
ルド期間にオンするようにした。
回路（Ｍ３ 、 Ｃｍ ； Ｍ４ 、 Ｃ４）並
びに第１及び第２のスイッチ（Ｓｌ、３２）を介して１
対のトランジスタ（Ｍｌ 、 Ｍ２ ）の各ゲートに接
続すると共に、上記ゲート間に第１及び第２のコンデン
サ（Ｃ１，Ｃ２）の直列回路を接続し、上記１対のトラ
ンジスタ（Ｍ工１Ｍ２）の接続点より出力端子を導出す
る。入力電圧端子を第３及び第４のスイッチ（Ｓｌ、Ｓ
４）の直列回路を介して第１及び第２のコンデンサ（Ｃ
よ、Ｃ２）の接続点に接続し、この接続点と出力端子間
に第５のスイッチ（Ｓ６）を接続し、第３及び第４のス
イッチ（Ｓｌ、Ｓ４）の接続点と基準電位間に第３のコ
ンデンサ（Ｃｓ ）を接続する。そして、第１、第２．
第３及び第５のスイッチ（ＳＬ、Ｓ２゜Ｓｌ、Ｓ５）を
サンプル期間にオンし、第４のスイッチ（Ｓ４）をホー
ルド期間にオンするようにした。
サンプル時は従来と同様にオフセント電圧が出力に現わ
れるが、ホールド時は電流源及びレベルシフト回路が充
放電用コンデンサ及びＣＭＯＳインバータと切離される
ので、オフセント電圧が出力に現われず出力の変動もな
くなる。
れるが、ホールド時は電流源及びレベルシフト回路が充
放電用コンデンサ及びＣＭＯＳインバータと切離される
ので、オフセント電圧が出力に現われず出力の変動もな
くなる。
第１図は、本発明の好適な実施例を示す回路図である。
同図において、第４図と対応する素子には同一の符号を
付して重複説明を省略する。０１〜Ｃ４はコンデンサ、
８１〜Ｓ５はゲート（又はスイッチ）を示す。第２図は
、スイッチ８１〜Ｓ５の動作を示すタイムチャートであ
る。すなわち、ＳＬ、Ｓ２．３３．ＳＳゲートがオンの
サンプル期間にはＳ４ゲートがオフであり、ＳＬ、Ｓ２
゜Ｓｌ、Ｓ５ゲートがオフのホールド期間にはＳ４ゲー
トがオンとなる。ただし、両ゲートが共にオンとなるの
を避けるため、タイミングを少しずらしである。いま、
ＭＯＳ３ ＝Ｖｃｓｔ 、 ＭＯＳ４ ＝ＶＧＳ２と
し、Ｓｌ、Ｓ２．Ｓｌ、Ｓ５ゲートがオンで８４ゲート
がオフのサンプル時を考える。このときは、第４図とほ
ぼ同様な回路構成となり、点００間の電圧をΔＶとする
と、０点の電圧はＶＩＮであるから、ＶＯＵＴ”’ＶＩ
Ｎ＋Δνである。次にＳｉ ＊ Ｓ２ ＋Ｓ３．Ｓ５
ゲートがオフで８４ゲートがオンのホールド時を考える
。このとき、電流源及びＭＯ３トランジスタＭ３．Ｍ４
を含むレベルシフト回路は、充放電用コンデンサＣｓ及
びＭＯＳトランジスタＭｌ 、Ｍ２を含むＣＭＯＳイン
バータ回路から遮断される。したがって、電流源の電流
ＩｏとＩｏ′が完全に等しくなくても、またＭＯＳトラ
ンジスタＭ３．Ｍ４に多少のばらつきがあっても、コン
デンサＣｓの充放電に何の影響も与えない。すなわち、
ホールド期間中■点の電位は変動しない。
付して重複説明を省略する。０１〜Ｃ４はコンデンサ、
８１〜Ｓ５はゲート（又はスイッチ）を示す。第２図は
、スイッチ８１〜Ｓ５の動作を示すタイムチャートであ
る。すなわち、ＳＬ、Ｓ２．３３．ＳＳゲートがオンの
サンプル期間にはＳ４ゲートがオフであり、ＳＬ、Ｓ２
゜Ｓｌ、Ｓ５ゲートがオフのホールド期間にはＳ４ゲー
トがオンとなる。ただし、両ゲートが共にオンとなるの
を避けるため、タイミングを少しずらしである。いま、
ＭＯＳ３ ＝Ｖｃｓｔ 、 ＭＯＳ４ ＝ＶＧＳ２と
し、Ｓｌ、Ｓ２．Ｓｌ、Ｓ５ゲートがオンで８４ゲート
がオフのサンプル時を考える。このときは、第４図とほ
ぼ同様な回路構成となり、点００間の電圧をΔＶとする
と、０点の電圧はＶＩＮであるから、ＶＯＵＴ”’ＶＩ
Ｎ＋Δνである。次にＳｉ ＊ Ｓ２ ＋Ｓ３．Ｓ５
ゲートがオフで８４ゲートがオンのホールド時を考える
。このとき、電流源及びＭＯ３トランジスタＭ３．Ｍ４
を含むレベルシフト回路は、充放電用コンデンサＣｓ及
びＭＯＳトランジスタＭｌ 、Ｍ２を含むＣＭＯＳイン
バータ回路から遮断される。したがって、電流源の電流
ＩｏとＩｏ′が完全に等しくなくても、またＭＯＳトラ
ンジスタＭ３．Ｍ４に多少のばらつきがあっても、コン
デンサＣｓの充放電に何の影響も与えない。すなわち、
ホールド期間中■点の電位は変動しない。
また、コンデンサＣ１，Ｃ２の両端電圧はサンプル期間
に等しい電圧に充電されており、ホールド時に０１と０
２の接続点が０点に接続され且つ０点と切離されるので
、コンデンサＣ１，Ｃ２はホールド期間中等しい電圧を
維持し、０点の電圧ＶＯＵＴは０点の電圧ＶＩＨに等し
くなる。すなわち、サンプル期間はＶＯＵＴ＝ＶＩＮ＋
ΔＶであるが、ホールド期間にはＶｏυ丁−ＶＩＮとな
る。第３図は、その状況を示す説明図である。この図か
ら分かるように、ホールド期間に、オフセット電圧ΔＶ
が含まれず、且つＩｏ、Ｉｏ’の変動の影響を受けな′
ａｔ 〔発明の効果〕 以上説明したとおり、本発明によれば、次のような顕著
な効果がある。
に等しい電圧に充電されており、ホールド時に０１と０
２の接続点が０点に接続され且つ０点と切離されるので
、コンデンサＣ１，Ｃ２はホールド期間中等しい電圧を
維持し、０点の電圧ＶＯＵＴは０点の電圧ＶＩＨに等し
くなる。すなわち、サンプル期間はＶＯＵＴ＝ＶＩＮ＋
ΔＶであるが、ホールド期間にはＶｏυ丁−ＶＩＮとな
る。第３図は、その状況を示す説明図である。この図か
ら分かるように、ホールド期間に、オフセット電圧ΔＶ
が含まれず、且つＩｏ、Ｉｏ’の変動の影響を受けな′
ａｔ 〔発明の効果〕 以上説明したとおり、本発明によれば、次のような顕著
な効果がある。
（イ）素子にばらつきがあっても、ホールド期間には入
出力信号間にオフセットが生じない。
出力信号間にオフセットが生じない。
（ロ）１／ｆノイズの減少により、Ｓ／Ｎ比のよい出力
信号が得られる。
信号が得られる。
（ハ）ホールド期間における出力レベルの変動がなくな
る。
る。
第１図は本発明の好適な実施例を示す回路図、第２図は
第１図のスイッチ８１〜Ｓ５の動作を示すタイムチャー
ト、第３図は本発明の効果を示す説明図、第４図は従来
例を示す回路図、第５図は従来例の問題点の１つを示す
説明図である。 Ｍ １ 、 Ｍ ２ ・・・ＣＭＯＳインバータ回路
を構成する１対のトランジスタ、（Ｃ３、Ｍ３ ） 、
（Ｃ４。 Ｍ４） ・・・第１及び第２のレベルシフト回路、８
１〜Ｓ５ ・・・第１ないし第５のスイッチ、Ｃ工。 Ｃ２・・・第１及び第２のコンデンサ、Ｃｓ ・・第３
のコンデンサ。 同 松隈秀盛
第１図のスイッチ８１〜Ｓ５の動作を示すタイムチャー
ト、第３図は本発明の効果を示す説明図、第４図は従来
例を示す回路図、第５図は従来例の問題点の１つを示す
説明図である。 Ｍ １ 、 Ｍ ２ ・・・ＣＭＯＳインバータ回路
を構成する１対のトランジスタ、（Ｃ３、Ｍ３ ） 、
（Ｃ４。 Ｍ４） ・・・第１及び第２のレベルシフト回路、８
１〜Ｓ５ ・・・第１ないし第５のスイッチ、Ｃ工。 Ｃ２・・・第１及び第２のコンデンサ、Ｃｓ ・・第３
のコンデンサ。 同 松隈秀盛
Claims (1)
- 【特許請求の範囲】 入力電圧端子をＣＭＯＳインバータ回路を構成する１対
のトランジスタの各ゲートにそれぞれ第１及び第２のレ
ベルシフト回路並びに第１及び第２のスイッチを介して
接続すると共に上記ゲート間に第１及び第２のコンデン
サの直列回路を接続し、上記１対のトランジスタの接続
点より出力端子を導出し、 上記入力電圧端子を第３及び第４のスイッチの直列回路
を介して上記第１及び第２のコンデンサの接続点に接続
し、 該接続点と上記出力端子間に第５のスイッチを接続し、 上記第３及び第４のスイッチの接続点と基準電位間に第
３のコンデンサを接続し、 上記第１、第２、第３及び第５のスイッチをサンプル期
間にオンし、上記第４のスイッチをホールド期間にオン
するようにしたＣＭＯＳサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242237A JPS6396800A (ja) | 1986-10-13 | 1986-10-13 | Ｃｍｏｓサンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242237A JPS6396800A (ja) | 1986-10-13 | 1986-10-13 | Ｃｍｏｓサンプルホ−ルド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6396800A true JPS6396800A (ja) | 1988-04-27 |
Family
ID=17086275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242237A Pending JPS6396800A (ja) | 1986-10-13 | 1986-10-13 | Ｃｍｏｓサンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6396800A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279299A (ja) * | 1988-08-08 | 1990-03-19 | Tektronix Inc | 高速信号処理回路及びサンプル・ホールド回路 |
| US5247301A (en) * | 1990-09-20 | 1993-09-21 | Hitachi, Ltd. | Analog-to-digital conversion method and apparatus with a controlled switch for high-speed conversion |
| US5479121A (en) * | 1995-02-27 | 1995-12-26 | Industrial Technology Research Institute | Compensating circuit for MOSFET analog switches |
-
1986
- 1986-10-13 JP JP61242237A patent/JPS6396800A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279299A (ja) * | 1988-08-08 | 1990-03-19 | Tektronix Inc | 高速信号処理回路及びサンプル・ホールド回路 |
| US5247301A (en) * | 1990-09-20 | 1993-09-21 | Hitachi, Ltd. | Analog-to-digital conversion method and apparatus with a controlled switch for high-speed conversion |
| US5479121A (en) * | 1995-02-27 | 1995-12-26 | Industrial Technology Research Institute | Compensating circuit for MOSFET analog switches |
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