JPH03131916A - 定電圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、各種電子機器等に用いられる定電圧回路に関
する。

［従来の技術］ 従来の定電圧回路は、電源投入時において直接電源電圧
を印加し、動作安定後、最適な電圧に切り替えるもので
あった。すなわちこれは、第２図に示すように、選択ゲ
ート６を操作することにより、ｐチャンネルＭＯ８型ト
ランジスタ（以下ｐ−ＭＯＳという）９をオン・オフさ
せることによって、負荷５にかける電圧を切り替えるも
のであった。

〔発明が解決しようとするｉ；ＩＩＩ！［１しかし前述
の従来技術では、低電圧動作仕様の回路、例えば時計用
の水晶発信器などの場合は、回路構成上の制約により直
接を源電圧を印加させても起動しないという問題点があ
る。

そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、電源電圧源の電圧を変えずに電
源投入時の負荷にかける電圧を適度な値にし、もって負
荷回路を安定に起動させるところにある。

［課題を解決するための手段〕 本発明の定電圧回路は、回路の駆動力となる電源電圧源
、基準電位を作る基準電圧源、一定電流を流す定電流源
、前記基準電圧源と前記定電流源が入力端子に接続して
いる演算増幅器、前記演算増幅器の出力に応じてスイッ
チング動作を行ない前記電源電圧源に接続する第１導電
素子、抵抗の役割をし、前記第１導電素子に直列接続す
る第２導電素子、抵抗の役割をし、前記第２導電素子及
び前記定電流源に接続する第３導電素子、前記第３導電
素子に並列接続し、選択ゲートを有する第４導電素子よ
りからなることを特徴とする。

［作用］ 本発明の上記の構成によれば、抵抗の役割をしている第
３導電素子は第４導電素子と並列に接続されているので
、選択ゲートを操作することによって第３導電素子に現
われる電圧の有無を制御することができる。一方、演算
増幅器と第１導電素子は、演算増幅器の入力端子を同電
位にする働きがある。また定電流源の存在により、抵抗
の役割をしている第２導電素子に現われる電圧は常に一
定である。

以上のことより本発明によれば、選択ゲートを操作する
ことによって、負荷にかける電圧を切り替えることがで
きる。

［実施例］ 以下に本発明の実施例を図面に基づいて説明する。第１
図は、本発明の実施例における回路図である。１は、２
つの入力端子の電位を比較出力する演算増幅器である。

２は回路の駆動力となる電源電圧源である。３は基準電
位をつくる基準電圧源である。４は一定電流を流す定電
流源である。

５は負荷である。６は選択ゲートである。７は第１導電
素子であるｐ−ＭＯＳである。８は第２導電素子である
ｐ−ＭＯＳである。９は第４導電素子であるｐ−ＭＯＳ
である。１０は第３導電素子であるｐ−ＭＯＳである。

演算増幅器１は基準電圧源３の電位■２゜、とｐ−ＭＯ
Ｓ　１０のドレインの電位Ｖ、を比較出力するものであ
る。

Ｖ　ｒ　＊　ｒ　＞　Ｖ　ｌのとき、演算増幅！１１の
出力電位ｖ２は負となり、ｐ−ＭＯＳ７はオン状態とな
る。

その結果、回路は電！！電圧源２と導通状態となり、電
荷が供給されるため、電位Ｖ、は上がることになる。

■ｒ、、くｖｌのとき、演算増幅器１の出力電位ｖ２は
正となり、ｐ−ＭＯＳ７はオフ状態となる。

その結果、回路は電１ｔＪＥｉ２と絶縁状態となり、電
荷が負荷５へ移動するため、電位ｖ１は下がることにな
る。

結局、演算増幅器１は’／　ｒ　ｅ　ｆとＶ、を同電位
にする働きがある。

次に選択ゲート６の働きについて説明する。選択ゲート
６の電位がハイレベルの場合、ｐ−ＭＯＳ９はオフ状態
となり、ｌ）−ＭＯＳ８とｐ−ＭＯＳ１０は直列に接続
されることになる。この時負荷にかかる電圧Ｖ、。。は
、ｐ−ＭＯＳ　１０のドレインの電位Ｖ、と１）−ＭＯ
Ｓ８のソース・ドレイン間の電圧ｖｔ３、及びｐ−ＭＯ
Ｓ　１０の’／−スートレイン間の電圧ｖ、２の和であ
る。すなわち式７式％ 選択ゲート６の電位がローレベルの場合、ｐ−Ｍ　ＯＳ
　９　ハオン状態となり、’Ｐ−ＭＯ６１０はソース・
ドレイン間が短絡され、り−ＭＯ５８のみの接続となる
。このとき負荷５にかかる電圧Ｖ１．。

、は、ｐ−ＭＯ８ＩＯのドレインの電位ｖ１　とｐ−Ｍ
ＯＳ８のソース・ドレイン間の電圧ｖ１．の和である。

すなわち式 ％式％ ところで、ｐ−ＭＯＳ８のソース・ドレイン間に流れる
電流は定電流′ｓ４の存在により常に一定なので、選択
ゲート６の電位の高低にががわらずｐ−ＭＯＳ８のソー
ス・ドレイン間の電圧ｖ７．は一定である。　以上のこ
とより選択ゲート６の電位がハイレベルのとき、 ｖ　ｒａｇ”　ｖ　ｒ書１＋Ｖｔｌ＋Ｖｔ２選択ゲート
６の電位がローレベルのとき、Ｖ　０．４−　＝　Ｖ　
ｒ＠　Ｈ＋　Ｖ　ｔＩとなる。

従って、電源投入時は選択ゲート６の電位をハイレベル
に、動作安定後はローレベルにすればよい。

第２図は従来の定電圧回路図である。図中の番号の説明
は、第１図に準する。

なお第１図の回路中ではｐ−ＭＯＳを使用しているが、
ｎ−ＭＯＳを使っても回路が構成できる。

以上本発明の実施例を、ＭＯＳ型トランジスタを使って
説明してきたが、これに限らず接合型トランジスタ等地
の導電素子を使っても回路が構成できる。

［発明の効果］ 本発明は、以上説明したように、第１図のｐ−ＭＯＳ　
１０の諸特性値を変えることによって、電源投入時、す
なわち選択ゲート６の電位をハイレベルにしたときの負
荷５にかける電圧を適度な値にすることができ、負荷回
路を安定に起動できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の定電圧回路図。 第２図は従来の定電圧回路図。 １　・　・　・ ２　・　・　・ ３　・　・　・ ４　・　ｎ ５　・　・　・ ６　・　・　・ ７、８、 演算増幅器 電源電圧源 基準電圧源 定電流源 負荷 選択ゲート ９．１０・・・ｐチャンネルＭ。 Ｓ型トランジスタ 以上

Claims (1)

【特許請求の範囲】
1. 回路の駆動力となる電源電圧源、基準電位を作る基準電
   圧源、一定電流を流す定電流源、前記基準電圧源と前記
   定電流源が入力端子に接続している演算増幅器、前記演
   算増幅器の出力に応じてスイッチング動作を行ない、前
   記電源電圧源に接続する第１導電素子、抵抗の役割をし
   、前記第１導電素子に直列接続する第２導電素子、抵抗
   の役割をし、前記第２導電素子及び前記定電流源に接続
   する第３導電素子、前記第３導電素子に並列接続し、選
   択ゲートを有する第４導電素子よりからなることを特徴
   とする定電圧回路。