KR100381832B1 - 내부 전압 발생기 - Google Patents

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KR100381832B1
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닛폰 덴키(주)
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Abstract

강압된 전압을 반도체 집적 회로의 내부 회로에 공급하기 위한 내부 전압 발생기는 N-채널로 형성된 출력 트랜지스터와, 기준 전압을 출력하는 기준 전압 발생기와, 기준 전압이 입력되는 비반전된 입력 단자 및 강압된 전압이 피드백되는 반전된 입력 단자를 구비하여 상기 기준 전압 및 상기 강압된 전압이 서로 동일하게 되도록 제어 전압을 출력 트랜지스터의 게이트에 출력하는 차동 증폭기를 포함한다. 내부 전압 발생기의 구성에 의해, 출력 트랜지스터 및 차동 증폭기로 형성된 피드백 루프의 발진을 방지하기 위한 위상 보상용 캐패시터의 용량은 감소될 수 있고 장치들의 배치 면적 증가가 방지된다.

Description

내부 전압 발생기{Internal Voltage Generator}
1. 발명의 분야
본 발명은 외부로부터 공급되는 외부 전원 전압과 다른 소정의 전압을 반도체 집적 회로의 내부 회로에 공급하는 내부 전압 발생기에 관한 것이다.
2. 관련 기술의 설명
최근에, 반도체 메모리 장치와 같은 반도체 집적 회로 장치는 외부로부터 공급되는 외부 전원 전압(VCC)을 그 대로 사용하지 못하고, 이 전압을 낮게 하거나 상승시켜 소정의 내부 전원 전압을 생성하고, 상기 생성한 내부 전원 전압을, 그 전압이 필요로되는 내부 회로에 공급함으로써, 저 소비 전력화 및 장치의 신뢰성 향상을 달성시키도록 하고 있다.
반도체 메모리 장치에서, 예를 들어, 트랜지스터들 및 그외 다른 소자들의 크기는 기억 용량을 증가시키거나 액세스 속도를 상승시키기 위하여 감소된다. 그러나, 트랜지스터들 및 그외 다른 요소들의 크기의 그러한 감소로 인해, 트랜지스터들에 고전압을 인가시키는 것을 불가능하게 하기 때문에, 외부 전원 전압 보다 강압된 전압을 트랜지스터들에 인가시키기 위하여 강압 전원 회로가 반도체 메모리 장치에 제공되어 있다.
한편, 원하는 성능을 확보하기 위하여, DRAM(동적 RAM) 또는 불휘발성 메모리와 같은 반도체 메모리 장치의 워드선들에 외부로부터 공급되는 외부 전원 전압보다 높은 승압된 전압이 인가되어야만 된다. 게다가, DRAM 또는 그외 다른 장치에서, 반도체 기판은 때때로 부(negative)의 전압으로 바이어스되어 고전압 유지 특성을 얻는다. 이 방식으로, 반도체 메모리 장치는 다양한 내부 전원 전압들을 발생시키는 내부 전압 발생기를 구비할 필요가 있다.
도1에 도시된 종래 강압 전원 회로는 강압된 전압을 부하로서 작용하는 내부 회로에 공급하기 위하여 P-채널 MOSFET(금속 산화물 전계 효과 트랜지스터)로 형성되는 출력 트랜지스터(101)와, 출력 트랜지스터(101)의 게이트 전압을 제어하기 위하여 제어 전압을 출력하는 차동 증폭기(102)와, 소정의 기준 전압 (VREF)을 차동 증폭기(102)에 공급하는 기준 전압 발생기(103)와, 발진을 방지하기 위하여 출력 트랜지스터(101)의 출력 접점 및 접지 전위간에 삽입된 위상 보상용 캐패시터(104)를 구비한다. 외부 전원 전압(VCC)이 출력 트랜지스터(101) 및 차동 증폭기(102)에 공급된다.
차동 증폭기(102)는 공통으로 접속된 게이트들을 갖는 P-채널 MOSFETs로부터 형성된 트랜지스터들(Q1, Q2)과, 트랜지스터들(Q1, Q2) 각각에 직렬로 접속되고 공통으로 접속된 소스들을 갖는 N-채널 MOSFET들로부터 형성된 트랜지스터들(Q3, Q4)과, 트랜지스터들(Q1 내지 Q4)에 소정의 전류를 공급하기 위한 전류원(5)을 구비한다. 트랜지스터들(Q1, Q2)의 게이트 및 드레인은 서로 접속됨으로써, 트랜지스터들(Q1, Q2)이 전류 미러 회로를 형성하여 트랜지스터(Q1)의 게이트 및 드레인 간에 흐르는 전류 및 트랜지스터(Q2)의 게이트 및 드레인 간에 흐르는 전류가 서로 동일하게 되도록 동작한다.
기준 전압(VREF)은 차동 증폭기(102)의 반전된 입력 단자(106)로서 작용하는 트랜지스터(Q3)의 게이트에 인가되고 차동 증폭기(102)의 출력으로서 작용하는 트랜지스터(Q3)의 드레인 전압은 출력 트랜지스터(101)의 게이트에 인가된다. 출력 트랜지스터(101)의 드레인으로부터 출력되는 출력 전압(VINT)(강압된 전압)은 차동 증폭기(102)의 비반전된 입력 단자(107)로서 작용하는 트랜지스터(Q4)의 게이트에 피드백된다.
상술된 구성을 갖는 강압 전원 회로에서, 예를들어, 출력 전압(VINT)이 기준 전압 (VREF)보다 낮을 때, 차동 증폭기(102)의 노드(B)에서 전압은 상승하는 반면, 노드(A)에서 전압은 강하한다. 결국, 출력 트랜지스터(101)의 소스-게이트 전압(VGS)은 상승하고, 강압 전원 회로는 출력 전압(VINT)을 상승시키는 방향으로 동작한다. 다른 한편으로, 출력 전압(VINT)이 기준 전압(VREF)보다 높게 될 때, 차동 증폭기(102)의 노드(B)에서 전압이 강하되고, 노드(A)에서 전압이 상승하기 때문에, 출력 트랜지스터(101)의 소스-게이트 전압(VGS)은 강하되고, 강압 전원 회로는 출력 전압(VINT)을 강하시키는 다른 방향으로 동작한다. 즉, 도1에 도시된 강압 전원 회로는 출력 전압(VINT)이 기준 전압(VREF)과 동일하게 될 수 있도록 제어된다.
도1에 도시된 강압 전원 회로의 기준 전압 발생기(103)는 도면들을 참조하여 이하에 후술될 것이다.
도2를 참조하면, 종래의 기준 전압 발생기는 도1에 도시된 강압 전원 회로와 유사하게 기준 전압(VREF)을 부하에 공급하는 P-채널 MOSFET로부터 형성된 출력 트랜지스터(111)와, 출력 트랜지스터(111)의 게이트 전압을 제어하기 위하여 제어 전압을 출력하는 차동 증폭기(112)와, 발진을 방지하기 위하여 출력 트랜지스터(111)의 출력 접점 및 접지 전위간에 삽입된 위상 보상용 캐패시터(114)와, 출력 트랜지스터(111)로부터 출력되는 기준 전압(VREF)을 소정 비율로 분압하는 분압기로서 작용하는 트리밍 저항기들(R101, R102)을 구비한다. 외부 전원 전압(VCC)은 출력 트랜지스터(111) 및 차동 증폭기(112)에 공급된다.
차동 증폭기(112)의 비반전된 입력 단자(117)로의 전압은 트리밍 레지스터들(R101, R102)에 의해 출력 트랜지스터(111)의 출력 전압을 분압함으로써 얻어진다. 그래서, 식(1)으로 주어진 바와같이, 반전된 입력 단자(116)에 인가되는 비교 전압(VR) 및 트리밍 저항기들(R101, R102)의 저항비에 따르는 기준 전압(VREF)은 출력 트랜지스터(111)로부터 출력된다.
도2에 도시된 차동 증폭기(112)의 반전된 입력 단자(116)에 인가되는 비교 전압(VR)은 예를들어 도3에 도시된 바와같은 회로로부터 공급된다.
도3을 참조하면, 비교 전압(VR)의 발생기는 서로 다른 임계 전압들을 갖는 N-채널 MOSFETs로 형성되는 두 개의 트랜지스터들(Q5, Q6)을 구비하고, 트랜지스터들(Q5, Q6)의 임계 전압들(VT)간의 차 전압을 비교 전압(VR)으로서 출력한다.
서술된 구성을 갖는 비교 전압(VR)의 발생기에서, 트랜지스터들(Q5, Q6)의 임계 전압들(VT)이 주위 온도의 변화에 의해 변동되는 경우조차도, 비교 전압(VR)의 변동은 트랜지스터들(Q5, Q6)의 크기들 및 저항기들(R103, R104)의 저항값들을 선택적으로 결정함으로써 저 값으로 억제됨으로써, 임계값들(VT)의 전압 변동들이 오프셋(offset)되도록 한다.
교란에 대응하는 저 주파수의 매우 작은 진폭 신호(IN)가 도1에 도시된 종래 강압 전원 회로의 차동 증폭기(102)의 비반전된 입력 단자(107)에 입력되는 경우, 입력 신호(IN)와 동일한 위상을 갖지만, 증폭된 진폭을 갖는 신호는 도4에 도시된 바와같은 차동 증폭기(102)의 출력으로서 작용하는 노드(A)로 출력된다. 그러나, 이해를 용이하게 하기 위하여 보다 낮은 출력 전압(VINT)이 비반전된 입력 단자(107)로부터 분리되어 있다고 가정하자. 이 때에, 입력 신호(IN)의 극성과 대향되는 극성을 갖지만 노드(A)에서의 진폭보다 더욱 증폭된 진폭을 갖는 신호 (VINT)는 출력 트랜지스터(101)의 드레인에 출력된다. 입력 신호 (IN) 및 노드(A)에 나타나는 신호간의 진폭비가 차동 증폭기(102)의 이득(G01)이고, 노드(A)에서 나타나는 신호 및 출력 신호(VINT)간의 진폭비는 출력 트랜지스터(101)의 이득(G02)이라는 것이 주목될 것이다.
그 다음에, 입력 신호(IN)의 주파수가 상승되면, 노드(A)에서 나타나는 신호는 입력 신호(IN)의 주파수를 추종할 수 없고, 노드(A)에서 나타나는 신호의 위상은 지연된다. 또한 , 이득은 감소하고 진폭은 입력 신호(IN)가 저 주파수를 갖을 때의 진폭과 비교시 감소된다. 유사하게, 출력 신호(VINT)는 노드(A)에서의 신호의 위상으로부터 더욱 지연된 위상을 나타내고 진폭은 입력 신호(IN)가 저 주파수를 갖을 때의 진폭과 비교시 감소된다.
입력 신호(IN)의 주파수가 더욱 상승되면, 출력 신호(VINT)의 위상은 더욱 지연되고, 마침내 출력 전압(VINT)의 위상은 180도 만큼 지연되어 입력 신호(IN)와 동일한 위상이 된다. 이때에, 출력 신호(VINT)의 진폭이 입력 신호(IN)(차동 증폭기(102)와 출력 트랜지스터(101)의 전체 이득(G01+ G02)이 0 dB보다 높은 경우)의 진폭보다 높은 경우, 도1에 도시된 강압 전원 회로는 발진하게 된다. 전체 이득 및 주파수의 변화와 관계하는 위상간의 관계는 도6에 도시된 보드 선도로 표시된다.
도6에 도시된 바와 같이, 차동 증폭기(102) 및 출력 트랜지스터(101)의 전체 이득(G01+ G02)은 0dB(이득 - 1 시간)과 동일한 경우, 입력 신호(IN)에 대한 출력 신호(VINT)의 위상φ(차동 증폭기(102)의 φ1 및 출력 트랜지스터(101)의 φ2의 합 값)은 -180도에 대해서 지연되면, 강압 전원 회로는 발진하지만, -180도에 대해서 앞서 있으면, 강압 전원 회로는 발진하지 않는다. 전체 이득(G01+ G02)이 0dB와 동일할 때의 위상 및 -180도간의 차를 소위 위상 여유 △φ이고, 일반적으로 위상 여유 △φ가 증가할 때, 회로 발진의 신뢰도는 증가한다.
위상 여유 △φ를 증가시키기 위하여, 차동 증폭기(102)의 컷오프 주파수(이득이 3dB 감소되는 주파수)(ωP1)및 출력 트랜지스터(101)의 컷오프 주파수 (ωP2)간의 차는 증가되어야만 된다. 도1에 도시된 강압 전원 회로에서, 출력 트랜지스터(101)의 컷오프 주파수(ωP2)는 고주파수에서 이득을 낮게 하기 위하여 낮게 되어야만 되거나 차동 증폭기(102)의 컷오프 주파수(ωP1)는 응답 속도를 증가시키기 위하여 상승되어야만 된다.
통상적으로, 컷오프 주파수를 낮게 하는 것이 컷오프 주파수를 상승시키는 것 보다 더욱 간단하게 실현될 수 있다. 종래 강압 전원 회로에서, 대용량의 위상 보상용 캐패시터(104)는 위상 여유 △φ를 증가시켜 회로의 발진을 방지하도록 출력 트랜지스터(101)의 컷오프 주파수 (ωP2)를 낮게 하기 위하여 출력측상에 제공된다.
그러나, 위상 보상용 캐패시터(104)의 용량의 증가는 회로 소자들을 배치하는데 보다 큰 면적을 필요로 하게 된다. 그러므로, 고집적화의 요구가 점점 증가하고 있는 최근의 반도체 집적 회로들에 상술한 구성을 채용하는 것이 어렵다.
도1은 종래의 내부 전압 발생기의 일예인 강압 전원 회로의 구성을 도시한 회로도.
도2는 도1에 도시된 기준 전압 발생기의 구성을 도시한 회로도.
도3은 도2에 도시된 차동 증폭기의 반전된 입력 단자에 입력되는 비교 전압용 발생기의 구성의 일예를 도시한 회로도.
도4는 도1에 도시된 강압 전원 회로로의 입력 신호가 저 주파수 신호인 경우 입력 및 출력 신호 파형들을 도시한 파형도.
도5는 도1에 도시된 강압 전원 회로로의 입력 신호가 고 주파수 신호인 경우 입력 및 출력 신호 파형들을 도시한 파형도.
도6은 도1에 도시된 강압 전원 회로의 주파수 특성을 도시한 보드 선도.
도7은 본 발명의 내부 전압 발생기의 제1 실시예에 따른 강압 전원 회로의 구성의 일예를 도시한 회로도.
도8은 도7에 도시된 강압 전원 회로의 위상 보상용 캐패시터가 종래의 강압 전원 회로의 용량과 유사한 용량을 갖는 경우의 주파수 특성을 도시한 보드 선도.
도9는 도7에 도시된 강압 전원 회로가 종래의 강압 전원 회로의 위상 여유(phase margin)와 유사한 위상 여유를 갖는 경우의 주파수 특성을 도시한 보드 선도.
도10a는 도7에 도시된 강압 전원 회로의 외부 전원 전압의 변동에 대한 출력 전압 변동의 방식을 도시한 그래프.
도10b는 종래의 강압 전원 회로의 외부 전원 전압의 변동에 대한 출력 전압 변동의 방식을 도시한 그래프.
도11은 도7에 도시된 강압 전원 회로에 공급될 승압된 전압을 발생시키는 승압 전원 회로의 구성의 일예를 도시한 블록도.
도12는 본 발명의 내부 전압 발생기의 제2 실시예에 따른 기준 전압 발생기의 구성의 일예를 도시한 회로도.
도13은 도12에 도시된 기준 전압 발생기의 위상 보상용 캐패시터의 위치 및 차동 증폭기의 주파수 특성이 종래의 기준 전압 발생기의 위상 보상용 캐패시터의 위치 및 차동 증폭기의 주파수 특성과 유사한 경우의 주파수 특성을 도시한 보드 선도.
도14는 도12에 도시된 기준 전압 발생기의 위상 보상용 캐패시터의 위치 및 차동 증폭기의 주파수 특성이 변동된 후의 방식을 도시한 보드 선도.
도15는 도12에 도시된 기준 전압 발생기가 시동되는 경우의 여러 부품들의 동작 파형들을 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
2 : 차동 증폭기
3 : 기준 전압 발생기
4 : 위상 보상용 캐패시터
본 발명의 목적은 위상 보상용 캐패시터의 용량을 감소시켜 장치들의 배치 면적을 증가시키는 것을 방지하는 내부 전압 발생기를 제공하는 것이다.
상술된 목적을 성취하기 위하여, 본 발명에 따르면, 내부 전압 발생기는 종래의 내부 전압 발생기의 구성과 유사하지만, 출력 트랜지스터용으로 N-채널 MOSFET를 사용하는 구성을 채택한다. 게다가, 내부 전압 발생기는 외부 전원 전압을 상승시킴으로써 얻어진 승압된 전압이 차동 증폭기에 공급되도록 구성되는 한편, 소정의 기준 전압은 차동 증폭기의 비반전된 단자에 입력되고, 차동 증폭기의 출력 전압은 차동 증폭기의 반전된 입력 단자에 피드백된다.
상술된 방식으로 구성된 내부 전압 발생기에서, N-채널 MOSFET가 출력 트랜지스터용으로 사용되기 때문에, 출력 트랜지스터는 소스 팔로워로서 동작하고, 1과 동일한 이득을 나타낸다. 따라서, 전체 이득이 0dB과 동일하게 되는 주파수는 종래의 내부 전압 발생기의 주파수보다 낮게 된다. 결국, 위상 보상용 캐패시터에 의한 위상 지연량이 감소되는 경우 조차도, 내부 전압 발생기의 발진이 방지될 수 있다.
본 발명의 상기 및 그외 다른 목적들, 특징들 및 장점들이 본 발명의 예들을 도시한 첨부한 도면들을 참조하여 이하의 설명으로부터 명백하게 될 것이다.
(제1 실시예)
본 발명의 내부 전압 발생기의 제1 실시예는 일 예로서 강압 전원 회로를 참조하여 후술될 것이다.
상술된 바와 같이, 위상 여유△φ를 증가시키기 위하여, 종래의 강압 전원 회로는 출력 트랜지스터의 컷오프 주파수(ωP2)를 낮게 하여 차동 증폭기의 컷오프 주파수(ωP1) 및 출력 트랜지스터의 컷오프 주파수(ωP2)간의 차를 증가시키기 위하여 출력측상에 고용량의 위상 보상용 캐패시터를 제공하는 기술을 채택한다. 본 실시예에서, 출력 트랜지스터의 이득은 유사한 효과를 성취하기 위하여 낮게 된다.
도7에 도시된 바와같이, 제1 실시예의 강압 전원 회로는 도1에 도시된 종래의 강압 전원 회로에 대한 변형인데, 여기서 출력 트랜지스터(1)는 P-채널 MOSFET에서 N-채널 MOSFET로 변경되고, 외부 전원 전압(VCC)을 상승시킴으로써 얻어진 승압된 전압은 차동 증폭기(2)에 공급된다. 게다가, 기준 전압 발생기(3)로부터 출력된 기준 전압(VREF)은 차동 증폭기(2)에 공급된다. 게다가, 기준 전압 발생기(3)로부터 출력된 기준 전압(VREF)은 차동 증폭기(2)의 비반전된 입력 단자(7)에 입력되고 출력 전압(VINT)은 차동 증폭기(2)의 반전된 입력 단자(6)로 피드백된다. 본 실시예의 강압 전원 회로의 나머지 부분의 구성은 종래의 강압 전원 회로의 구성과 유사하므로, 이것의 중복 설명은 본원에서 생략되어 있다.
상술된 구성을 갖는 강압 전원 회로에서, 출력 전압(VINT)이 기준 전압(VREF)보다 낮게 될 때, 차동 증폭기(2)의 출력 접점인 노드(A)에서의 전위는 상승된다. 결국, 강압 전원 회로는 출력 트랜지스터(1)의 소스-게이트 전압(VGS)이 상승되고, 출력 전압(VINT)의 전위가 상승되는 방향으로 동작한다. 다른 한편으로, 출력 전압(VINT)이 기준 전압(VREF)보다 높게 될 때, 노드(A)에서의 전위는 낮게 된다. 결국, 출력 트랜지스터의 소스-게이트 전압(VGS)은 낮게 되고 강압 전원 회로는 출력 전압(VINT)이 낮게 되는 방향으로 동작한다. 따라서, 도7에 도시된 강압 전원 회로는 출력 전압(VINT)이 종래의 강압 전원 회로와 유사하게 기준 전압(VREF)과 동일하게 되도록 제어된다.
N-채널 MOSFET의 형태의 출력 트랜지스터(1)가 소스 팔로워로서 동작하기 때문에, 출력 전압(VINT)은 차동 증폭기(2)의 출력인 노드(A)에서 전압보다 출력 트랜지스터(1)의 임계 전압(VT)만큼 낮은 값으로 제한된다. 노드(A)에서의 전압이 예를들어 0.1V로 변화하면, 출력 전압(VINT)은 대략 0.1V로 변동한다. 즉, 본 실시예의 강압 전원 회로의 출력 트랜지스터(1)의 이득은 1(0 dB)이고, 이득은 출력 트랜지스터용으로 P-채널 MOSFET를 사용하는 종래의 강압 전원 회로의 이득과 비교시 상당히 낮게 된다.
도8의 보드 선도로부터 알 수 있는 바와 같이, 본 실시예의 강압 전원 회로의 차동 증폭기(2)(이득 G01) 및 출력 트랜지스터(1)(이득 G02)의 전체 이득(G01+ G02)은 차동 증폭기(2)의 이득(G01)과 동일하고, 강압 전원 회로의 컷오프 주파수는 출력 트랜지스터(1)의 컷오프 주파수(ωP2)와 동일하다.
이때, 차동 증폭기(2)의 위상 φ1 및 출력 트랜지스터(1)의 위상 φ2의 전체 위상φ의 주파수 특성은 종래의 강압 전원 회로의 주파수 특성과 유사하다. 그러나, 전체 이득(G01+ G02)이 0dB과 동일한 주파수는 종래의 강압 전원 회로의 주파수보다 낮다. 따라서, 위상 보상용 캐패시터(4)의 용량이 종래의 강압 전원 회로의 용량과 동일한 경우, 강압 전원 회로의 위상 여유△φ는 증가될 수 있다.
또한, 본 실시예의 강압 전원 회로의 위상 여유△φ가 종래의 강압 전원 회로의 위상 여유와 동일한 경우, 출력 트랜지스터(1)의 컷오프 주파수(ωP2)는 도9의 보드 선도로부터 알 수 있는 바와 같이 상승될 수 있다. 즉, 위상 보상용 회로(4)의 용량이 감소될 수 있기 때문에, 장치들의 배치 면적이 감소될 수 있다.
N-채널 MOSFET가 상술될 바와 같이 출력 트랜지스터(1)용으로 사용되는 경우, 출력 전압(VINT)의 최대값은 차동 증폭기(2)의 노드(A)에서의 전압 보다 출력 트랜지스터(1)의 임계 전압(VT)만큼 낮은 전압으로 제한된다. 따라서, 임계 전압(VT)이 비교적 낮은 N-채널 MOSFET는 본 실시예의 강압 전원 회로의 출력 트랜지스터(1)용으로 바람직하게 사용된다.
게다가, 도10a로부터 알 수 있는 바와 같이, 출력 전압(VINT)은 외부 전원 전압(VCC)이 인가되기 시작하는 경우, 기준 전압(VREF)과 동일한 전압으로 제한될 때까지 외부 전원 전압(VCC)을 추종하여 상승시키는 것이 바람직하다. 따라서, 본 실시예의 강압 전원 회로에서, 외부 전원 전압(VCC)을 상승시킴으로써 얻어지는 전압인 승압된 전압(VP)이 차동 증폭기(2)에 공급된다.
승압된 전압(VP)을 공급하기 위한 승압 전원 회로가 특히 구성면에서 제한되지 않지만, 예를들어, 도11에 도시된 바와 같이, 기준 전압(VREF)을 비교기(31)에 입력하는 회로와, 링 발진기(32) 및 피드백 루프를 형성하는 챠지 펌프(charge pump)(33)를 구비한다.
비교기(31)는 저항기들(34, 35)에 의해 승압된 전압(VP)을 분압함으로써 얻어진 전압(VP2)을 기준 전압(VREF)과 비교한다. VP2 〉VREF인 경우, 비교기(31)는 인에이블 신호로서 H 레벨을 출력하지만, VP2 〈 VREF인 경우, 비교기(31)는 L 레벨을 출력한다.
링 발진기(32)는 클럭 발진기를 구비하고, 인에이블 신호가 H 레벨을 갖을 때 챠지 펌프(33)에 클럭들을 공급하지만, 인에이블 신호가 L 레벨일 때, 클럭들의 공급을 중지시킨다.
챠지 펌프(33)는 클럭들을 부스트하고, 정류하여 승압된 전압(VP)을 출력한다. 승압된 전압(VP)이 소정 전압보다 높다면, 링 발진기(32)의 발진은 중지된다. 결국, 승압된 전압(VP)은 점진적으로 낮게 된다. 그러나, 승압된 전압(VP)이 소정 전압 보다 낮게 되면, 링 발진기(32)의 발진은 재개된다. 결국, 승압된 전압(VP)은 점진적으로 상승된다. 이 방식으로, 승압된 전압(VP)은 고정된 전압으로 유지된다.
도11에 도시된 바와 같이, 승압된 전압(VP)이 반도체 집적 회로의 내부 회로에 공급되고, 또한 기준 전압 발생기(37) 및 강압 전원 회로(38)에도 공급된다. 비교 전압(VR)을 출력하는 비교 전압 발생기(36)는 예를 들어 도3에 도시된 바와 같은 회로로 이루어져 있다.
(제2 실시예)
다음에, 본 발명의 내부 전압 발생기의 제2 실시예가 예로서 기준 전압 발생기를 참조하여 서술될 것이다.
도12를 참조하면, 제2 실시예의 기준 전압 발생기는 도2에 도시된 종래의 기준 전압 발생기로부터 수정된 구성을 갖는데, 출력 트랜지스터(11)는 P-채널 MOSFET에서 N-채널 MOSFET로 변경되고, 승압된 전압(VP)은 차동 증폭기(12)에 공급된다. 게다가, 비교 전압(VR)은 차동 증폭기(12)의 비반전된 입력 단자(17)에 입력되고, 출력 트랜지스터(11)로부터 출력되는 기준 전압(VREF)은 트리밍 저항기들(R1, R2)에 의해 분압된 후, 차동 증폭기(12)의 반전된 입력 단자(16)로 피드백된다. 게다가, 위상 보상용 캐패시터(14)는 차동 증폭기(12)의 출력 접점인 노드(A) 및 접지 전위 간에 삽입된다.
승압된 전원 회로(30)가 도11에 도시된 바와 같이, 기준 전압(VREF)으로부터 승압된 전압(VP)을 발생시키도록 구성될 때, 승압 전원 회로(30)는 기준 전압 발생기(37)로부터 출력 된 기준 전압(VREF)으로부터 승압된 전압(VP)을 발생시키고, 기준 전압 발생기(37)는 승압된 전원 회로(30)로부터 출력된 승압된 전압(VP)으로부터 기준 전압(VREF)을 발생시킨다. 그러므로, 기준 전압(VREF) 및 승압된 전압(VP)은 외부 전원 전압(VCC)이 기준 전압 발생기에 공급되는 경우 조차도, 출력되지 않는다. 따라서, 본 실시예의 기준 전압 발생기(37)는 전원이 활용가능한 경우, 기준 전압 발생기를 시동하기 위하여 시동 회로(20)를 포함한다.
시동 회로(20)는 종래의 강압 전원 회로와 유사하게 P-채널 MOSFET로부터 형성된 출력 트랜지스터(21) 및 출력 트랜지스터(21)의 게이트 전압을 제어하기 위하여 제어 전압을 출력하는 차동 증폭기(22)를 구비한다. 비교 전압(VR)은 차동 증폭기(22)의 반전된 입력 단자(26)에 입력되고, 트리밍 저항기들(R1, R2)에 의해 분압함으로써 얻어진 전압은 차동 증폭기(22)의 비반전된 입력 단자(27)에 피드백된다. 외부 전원 전압(VCC)은 출력 트랜지스터(21) 및 차동 증폭기(22)에 공급된다. P-채널 MOSFET 형태의 출력 트랜지스터(21)는 접지된 소스 회로로서 동작한다.
시동 회로(20)의 반전된 입력 단자(26) 및 비반전된 입력 단자(27)에 접속된 두 개의 트랜지스터들(N-채널 MOSFETs)의 경우에, 서로 다른 트랜지스터 크기들의 트랜지스터들은 입력 오프셋 전압(VOF)이 차동 증폭기(22)에 제공될 수 있도록 사용된다. 특히, 도12에 도시된 시동 회로(20)는 비반전된 입력 단자(27)에 피드백될 전압이 반전된 입력 단자(26)에 인가되는 비교 전압(VR)보다 약간 낮은(대략 0.1V) 전압이 될 수 있도록 동작한다. 비교 전압(VR)은 예를 들어, 도3에 도시된 바와 같은 회로로부터 공급된다. 기준 전압 발생기의 나머지 부분의 구성은 종래의 기준 전압 발생기의 구성과 유사함으로 이것의 중복 설명은 본원에서 생략된다.
상술된 구성을 갖는 기준 전압 발생기에서, 트리밍 저항기들(R1, R2)에 의해 기준 전압(VREF)을 분압함으로써 얻어지는 전압은 차동 증폭기(12)의 반전된 입력 단자(16)에 피드백되고, 다음식(2)으로 주어진 바와같은 비반전된 입력 단자(17)에 인가되는 비교 전압(VR) 및 트리밍 저항기들(R1)간의 저항비에 따르는 기준 전압(VREF)이 출력된다.
게다가, 도12에 도시된 트리밍 저항기들(R1, R2)이 기생 용량들을 갖기 때문에, 이들의 이득(G03)은 출력 트랜지스터(11)의 컷오프 주파수(ωP2)보다 더욱 낮은 컷오프 주파수(ωP3)를 갖는 주파수 특성을 갖는다.
따라서, 출력 트랜지스터(11)가 이득(G02)을 낮게 하기 위하여 N-채널 MOSFET로 변경되는 경우 조차도, 차동 증폭기(12), 출력 트랜지스터(이득 G02) 및 트리밍 저항기들(R1, R2)(이득 G03)의 전체 이득 G01+ G02+ G03의 위상 여유 △φ는 도13의 보드 선도로부터 알 수 있는 바와 같이, 트리밍 저항기들(R1, R2)의 주파수 특성으로부터 초래하는 위상 지연만큼 감소되고, 기준 전압 발생기가 발진할 수 있는 가능성이 존재한다.
그러므로, 본 실시예에서, 위상 보상용 캐패시터(14)는 차동 증폭기(12)(노드 A)의 출력 및 접지 전위간에 삽입되어, 차동 증폭기(12)의 컷오프 주파수(ωP1)를 낮게 한다. 게다가, 차동 증폭기(12)의 전류원으로부터 흐르는 전류는 응답 속도를 낮게 하도록 감소되어, 차동 증폭기(12)의 컷오프 주파수(ωP1)를 낮게 한다. 기준 전압 발생기가 부하 전류의 비교적 작은 변화를 나타내고, 자신의 구동 용량과 비교시 충분히 낮은 부하 저항을 가짐으로, 차동 증폭기(12)는 강압 전원 회로에서와 같이 고속으로 동작할 필요가 없기 때문이다. 전류가 감소될 때, 차동 증폭기(12)(이득 G01), 출력 트랜지스터(11)(이득 G02) 및 트리밍 저항기들(R1, R2)(이득 G03)의 전체 이득 G01+ G02+ G03은 도14의 보드 선도로 표시된 바와 같고, 위상 여유△φ의 증가를 나타낸다.
따라서, 위상 보상용 캐패시터(14)의 용량이 감소될 수 있기 때문에, 장치들을 위한 배치 면적이 감소될 수 있다. 게다가, 차동 증폭기(12)의 전류원으로부터 흐르는 전류가 감소되기 때문에, 기준 전압 발생기의 소모 전류는 감소될 수 있다.
다른 한편으로, 시동 회로(20)는 외부 전원이 온될 때 자신의 출력 전압을 (VR- VOF) × (R1 + R2)/R2 까지 상승한다. 이 때에, 기준 전압(VREF)을 활용함으로써 발생되는 승압된 전압(VP)은 어떤 레벨로 상승하기 때문에, 차동 증폭기(12)가 동작하게 되고, 또한 차동 증폭기(12)의 출력 전압은 소정 전압으로 상승한다. 그러나, 시동 회로(20)가 위상 보상용 캐패시터를 갖지 않기 때문에, 이것의 위상 여유△φ는 작게되고 시동 회로(20)는 도15에 도시된 바와같이 시동될 때 발진한다. 도15는 외부 전원 전압 VCC= 3.7V, 비교 전압 VR=1.3V 및 승압된 전압 VP =4.0V로 행해지는 시뮬레이션 결과를 도시한 것이다.
출력 전압이 소정의 전압에 도달한 경우, 시동 회로(20)의 차동 증폭기(22)의 비반전된 입력 단자(노드 D)로 피드백될 전압은 비교 전압(VR)과 동일하게 된다. 차동 증폭기(22)가 상술된 바와 같이, 오프셋 전압(VOF)을 갖기 때문에, 차동 증폭기(22)의 출력 접점(노드 C)에서의 전압은 외부 전원 전압(VCC)과 실질적으로 동일하게 되고, 출력 트랜지스터(21)가 턴 오프될 때까지 정의 방향으로 오버슈트한다. 결국, 시동 회로(20)의 발진은 완전히 중지된다. 서술된 바와 같이 발진을 중지하는 이와 같은 수단이 제공될 때, 시동 회로(20)가 시동시 발진하는 경우 조차도, 문제가 존재하지 않아, 결국 시동 회로(20)의 차동 증폭기(22)의 전류원으로부터 흐르는 전류는 감소될 수 있다.
출력 트랜지스터용으로 P-채널 MOSFET를 사용하는 종래의 기준 전압 발생기에서, 발진을 억압하기 위하여, 고전류(예를 들어, 대략 10μA)는 기준 전압 발생기의 차동 증폭기의 전류원으로부터 흘러 차동 증폭기의 응답 속도를 상승시킨다.
다른 한편으로, 본 실시예의 기준 전압 발생기에서, 두 개의 차동 증폭기들(12, 22)로부터 흐르는 전류는 상술된 바와 같이, 감소될 수 있고, 예를 들어, 1μA 또는 그 보다 낮게 설정될 수 있다. 따라서, 회로의 구성요소들이 종래의 기준 전압 발생기의 구성요소들로부터 증가되는 경우 조차도, 기준 전압 발생기의 전체 전류 소모는 감소될 수 있다.
게다가, 매우 높은 구동 용량이 기준 전압 발생기를 이루는 차동 증폭기의 출력 트랜지스터에 필요로 되지 않기 때문에, 소형 크기의 트랜지스터가 출력 트랜지스터용으로 사용될 수 있고, 시동 회로(20)가 제공되는 경우 조차도, 배치 면적은 매우 크게 증가하지 않게 된다.
본 실시예에서, 차동 증폭기(22)는 시동 회로(20)의 발진을 중지시키는 수단으로서 입력 오프셋 전압(VOF)을 구비한다는 것이 주목된다. 그러나, 이와 같은 수단으로서, 시동 회로(20)의 출력은 외부 전원이 활용되는 경우, 소정 시간의 경과 후에 스위치 오프될 수 있거나, 소정의 전압이 도달된 후에 스위치 오프될 수 있다.
제1 및 제2 실시예와 유사한 강압 전원 회로의 출력 트랜지스터용으로 N-채널 MOSFET를 사용하는 구성이 일본 공개 공보 제30334/1995호에 서술되어 있다. 그러나, 일본 공개 공보 제30334/1995호에 서술된 강압 전원 회로는 P채널 MOSFET 뿐만 아니라, N-채널 MOSFET가 출력 트랜지스터용으로 사용되어 강압 전원 회로를 구성하는 것을 표시하지만, 이 문헌은 발진을 방지하기 위한 위상 보상용 회로에 대해선 전혀 언급하고 있지 않다. 게다가, 차동 증폭기에 공급될 전원 전압 및 출력 트랜지스터에 공급될 전원 전압이 공통 외부 전원 전압(VCC)이기 때문에, 출력 전압(VINT)의 값은 상술된 바와 같이 제한된다.
서술된 방식은 도10B에 도시되어 있다. 도10B로부터 알 수 있는 바와 같이, 외부 전원 전압(VCC)이 충분히 높은 경우, 기준 전압(VREF)에 대응하는 출력 전압(VINT)은 N-채널 MOSFET의 형태의 출력 트랜지스터를 통해서 출력될 수 있다. 그러나, 외부 전원 전압(VCC)이 (VREF+ VT)보다 낮게 되는 경우, 출력 전압(VINT)은 외부 전원 전압(VCC)보다 출력 트랜지스터의 임계 전압(VT)만큼 낮게 되는 전압이 된다. 따라서, 반도체 집적 회로의 동작 전원 전압은 본 발명의 반도체 집적 회로의 전원 전압보다 좁게 된다.
상기 설명이 정의 전압을 발생시키는 내부 전압 발생기의 일예에 관한 것이지만, 본 발명은 또한 부의 전압을 발생시키는 또 다른 내부 전압 발생기에도 적용될 수 있다는 것이 주목될 것이다.
게다가, 상기 설명이 기준 전압 발생기의 출력(기준 전압 VREF)이 강압 전원 회로에 공급되고, 출력 전압(VINT)이 강압 전원 회로에서 발생되는 예를 설명하였지만, 또한 기준 전압 발생기의 출력 트랜지스터의 크기를 증가시켜 구동 용량을 상승시키고, 출력 트랜지스터로부터 출력되는 기준 전압(VREF)을 출력 전압(VINT)로서 공급할 수 있다.
본 발명의 바람직한 실시예가 특정한 용어들을 사용하여 설명되었지만, 이와같은 설명은 단지 설명을 위한 것이고, 다음 청구범위의 원리 및 범위로부터 벗어남이 없이 각종 수정 및 변경을 행할 수 있다는 것을 알 수 있을 것이다.

Claims (14)

  1. 반도체 집적 회로에 외부로부터 공급되는 외부 전원 전압보다 높은 승압된 전압을 출력하기 위한 승압 전원 회로를 구비하는 상기 반도체 집적 회로의 내부 회로에 소정의 전압을 공급하기 위한 내부 전압 발생기에 있어서,
    소정의 고정된 전압 레벨의 기준 전압을 출력하는 기준 전압 발생기와,
    상기 외부 전원 전압을 수신하고 상기 내부 회로에 상기 외부 전원 전압보다 낮은 강압된 전압을 공급하기 위해 소스 팔로워(source follower)로서 동작하는 출력 트랜지스터와,
    상기 기준 전압이 입력되는 비반전된 입력 단자 및 상기 강압된 전압이 피드백되는 반전된 입력 단자를 가지며, 상기 기준 전압 및 상기 강압된 전압이 서로 동일하게 되도록 상기 출력 트랜지스터의 게이트에 제어 전압을 출력하고 상기 승압된 전압을 수신하는, 차동 증폭기와,
    상기 출력 트랜지스터 및 상기 차동 증폭기를 구비하는 피드백 루프의 발진을 방지하기 위한 위상 보상용 캐패시터를 포함하는, 내부 전압 발생기.
  2. 제1항에 있어서,
    상기 출력 트랜지스터는 N-채널 MOSFET인, 내부 전압 발생기.
  3. 제1항에 있어서,
    상기 출력 트랜지스터는 낮은 임계 전압을 갖는, 내부 전압 발생기.
  4. 제1항에 있어서,
    상기 위상 보상용 캐패시터는 상기 출력 트랜지스터의 출력 접점 및 접지 전위간에 삽입되는, 내부 전압 발생기.
  5. 제1항에 있어서,
    상기 승압 전원 회로는 상기 승압된 전압을 발생시키도록 상기 기준 전압을 활용하는, 내부 전압 발생기.
  6. 반도체 집적 회로에 외부로부터 공급되는 외부 전원 전압보다 높은 승압된 전압을 출력하기 위한 승압 전원 회로를 구비하는 상기 반도체 집적 회로의 내부 회로에 소정의 전압을 공급하기 위한 내부 전압 발생기에 있어서,
    소정의 고정된 전압 레벨의 비교 전압을 출력하는 비교 전압 발생기와,
    기준 전압 발생기를 포함하고,
    상기 기준 전압 발생기는,
    상기 외부 전원 전압을 수신하고 상기 내부 회로에 상기 소정의 전압을 발생시키기 위해 사용될 기준 전압을 공급하기 위한 소스 팔로워로서 동작하는 출력 트랜지스터와,
    상기 기준 전압을 소망 비율로 분압하는 분압기와,
    상기 비교 전압이 입력되는 비반전된 입력 단자 및 상기 분압기의 출력 전압이 피드백되는 반전된 입력 단자를 가지며, 상기 비교 전압 및 상기 분압기(voltage divider)의 출력 전압이 서로 동일하게 되도록 상기 출력 트랜지스터의 게이트에 제어 전압을 출력하고 상기 승압된 전압을 수신하는 차동 증폭기와,
    상기 출력 트랜지스터, 상기 분압기 및 상기 차동 증폭기를 구비하는 피드백 루프의 발진을 방지하기 위한 위상 보상용 캐패시터를 포함하는, 내부 전압 발생기.
  7. 제6항에 있어서,
    상기 출력 트랜지스터는 N-채널 MOSFET인, 내부 전압 발생기.
  8. 제6항에 있어서,
    상기 출력 트랜지스터는 낮은 임계 전압을 갖는, 내부 전압 발생기.
  9. 제6항에 있어서,
    상기 위상 보상용 캐패시터는 상기 출력 트랜지스터의 출력 접점 및 접지 전위간에 삽입되는 내부 전압 발생기.
  10. 제6항에 있어서,
    상기 차동 증폭기는 자신을 통해 흐르는 전류를 감소시킴으로써 상기 피드백 루프가 발진하지 않을 정도로 저 레벨로 설정된 컷오프 주파수를 갖는, 내부 전압 발생기.
  11. 제6항에 있어서,
    상기 승압 전원 회로는 상기 승압된 전압을 발생시키도록 상기 기준 전압을 활용하는, 내부 전압 발생기.
  12. 제6항에 있어서,
    시동 회로를 더 포함하며,
    상기 시동 회로는,
    상기 외부 전원 전압을 수신하고 상기 기준 전압을 출력하기 위해 접지된 소스 회로로서 동작하는 제2 출력 트랜지스터와,
    상기 비교 전압과 상기 분압기의 출력 전압을 서로 비교하고 상기 제2 출력 트랜지스터의 게이트에 제어 전압을 출력하고 상기 외부 전원 전압을 수신하기 위해 상기 비교 전압이 입력되는 반전된 입력 단자 및 상기 분압기의 출력 전압이 입력되는 비반전된 입력 단자를 갖는, 제2 차동 증폭기와,
    상기 제2 출력 트랜지스터 및 상기 제2 차동 증폭기로부터 형성된 제2 피드백 루프의 발진을 중지하기 위한 발진 중지 수단을 구비하는, 내부 전압 발생기.
  13. 제12항에 있어서,
    상기 제2 출력 트랜지스터는 P-채널 MOSFET인 내부 전압 발생기.
  14. 제12항에 있어서,
    상기 발진 중지 수단은 상기 비교 전압을 수신하기 위한 제1 트랜지스터와, 상기 분압기의 출력 전압을 수신하기 위한 상기 제1 트랜지스터의 크기와 다른 트랜지스터 크기를 갖는 제2 트랜지스터를 구비하며, 이에 의해, 상기 제2 차동 증폭기는 입력 오프셋 전압을 갖는, 내부 전압 발생기.
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