KR101094383B1 - 내부전압 발생기 - Google Patents

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Abstract

풀업 구동부와 풀다운 구동부가 동시에 구동되는 구간을 상쇄하여 항상 일정한 내부전압을 유지할 수 있는 내부전압 발생기에 관한 것으로, 기준전압을 이용하여 내부전압의 레벨을 검출하는 검출부와, 상기 검출부의 출력신호에 응답하여 상기 내부전압을 출력하는 내부전압단을 방전 구동하기 위한 제1 구동부와, 상기 제1 구동부에 흐르는 방전 전류를 감지하기 위한 전류 감지부와, 상기 전류 감지부의 출력신호에 응답하여 상기 내부전압단을 충전 구동하기 위한 제2 구동부를 구비하는 내부전압 발생기를 제공한다.
내부전압, 기준전압, 풀업, 풀다운

Description

내부전압 발생기{INTERNAL VOLTAGE GENERATOR}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 내부전압 발생기에 관한 것이다.
일반적으로 반도체 장치가 고속화, 저전력화, 공정기술 미세화되는 추세에 있으며, 동작 전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 장치는 외부로부터 공급되는 전원전압을 사용하여 내부전압을 발생시키기 위한 내부전압 발생기를 장치 내에 구비하여 장치 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 일정하게 유지하는 것이다.
도 1에는 일반적인 내부전압 발생기의 회로도가 도시되어 있다.
도 1을 참조하면, 내부전압 발생기(100)에는 제1 및 제2 기준전압(VREF_UP, VREF_DN)에 대응하는 내부전압(VINT)을 생성하기 위한 제1 및 제2 내부전압 구동부(110,120)가 구비된다. 이때 제1 및 제2 기준전압(VREF_UP, VREF_DN)은 서로 등 가의 전압 레벨을 가지며, 내부전압(VINT)의 목표 전압 레벨에 대응한다.
제1 내부전압 구동부(110)에는 제1 기준전압(VREF_UP)과 피드백된 내부전압(VINT)의 레벨을 비교하기 위한 제1 비교부(112)와, 제1 비교부(112)로부터 출력되는 제1 구동신호(V1)에 따라 구동되는 풀업 구동부(114)가 구비된다. 제1 비교부(112)는 전류 미러형(Current Mirror) 차동증폭기로 구성되고, 풀업 구동부(114)는 제1 비교부(112)의 제1 구동신호(V1)를 게이트 입력으로 하며 전원전압(VDD)단과 내부전압(VINT)단 사이에 접속되는 PMOS 트랜지스터로 구성된다.
제2 내부전압 구동부(120)에는 제2 기준전압(VREF_DN)과 피드백된 내부전압(VINT)의 레벨을 비교하기 위한 제2 비교부(122)와, 제2 비교부(122)로부터 출력되는 제2 구동신호(V2)에 따라 구동되는 풀다운 구동부(124)가 구비된다. 제2 비교부(122)는 전류 미러형 차동증폭기로 구성되고, 풀다운 구동부(124)는 제2 비교부(122)의 제2 구동신호(V2)를 게이트 입력으로 하며 내부전압(VINT)단과 접지전압(VSS)단 사이에 접속되는 NMOS 트랜지스터로 구성된다.
이와 같이 구성되는 내부전압 발생기(100)는 부하회로(도면에 미도시)로 싱크전류(ISINK)가 빠져나가는 경우, 제1 내부전압 구동부(110)를 구동시켜 내부전압(VINT)단을 충전 구동한다. 반면, 내부전압 발생기(100)는 부하회로로부터 소오스전류(ISOURCE)가 유입되는 경우, 제2 내부전압 구동부(120)를 구동시켜 내부전압(VINT)단을 방전 구동한다. 즉, 내부전압 발생기(100)는 내부전압(VINT)의 전압레벨을 감지하여 목표 전압 레벨을 일정하게 유지하고 있는 것이다.
그러나, 이와 같은 구성을 가지는 내부전압 발생기는 다음과 같은 문제점이 있다.
상기 제1 및 제2 비교부(112,122)는 주지한 바와 같이 차동증폭기로 구성된다. 이러한 차동증폭기는 공정상의 변동(process variation)에 의한 오프셋(offset) 에러가 발생할 수 있다. 이러한 경우 풀업 구동부(114)와 풀다운 구동부(124) 사이에는, 도 1에 도시된 화살표(P)방향으로 직통 전류 경로(direct current path)가 형성될 수 있다. 예컨대, 내부전압을 '0.65V'로 유지해야 하는 상황에서 상기 제1 및 제2 비교부(112,122)에 오프셋 에러가 발생되면, 제1 내부전압 구동부(110)의 출력전압(VOUT_UP)이 '0.66V'가 되고 제2 내부전압 구동부(120)의 출력전압(VOUT_DN)이 '0.64V'가 될 수 있다. 그러면, 제1 내부전압 구동부(110)의 출력전압(VOUT_UP)단에서 제2 내부전압 구동부(120)의 출력전압(VOUT_DN)단으로 전류가 흐르게 되는 직통 전류 경로(P)가 형성되는 것이다. 이와 같이 되면, 제1 내부전압 구동부(110)는 내부전압 발생기(100)의 출력전압(VINT)을 '0.66V'로 조절하기 위해 전원전압(VDD)단으로부터 충전 전류를 계속 소싱하게 되고, 반면 제2 내부전압 구동부(120)는 내부전압 발생기(100)의 출력전압(VINT)을 '0.64V'로 조절하기 위해 접지전압(VSS)단으로 방전 전류를 계속 싱킹하게 된다. 따라서, 내부전압 발생기(100)는 불필요한 소비전력의 낭비를 초래하게 되는 문제점이 발생한다.
이러한 문제점을 해결하기 위해 종래에는 제2 내부전압 구동부(120)의 제2 기준전압(VREF_DN)을 제1 내부전압 구동부(110)의 제1 기준전압(VREF_UP)보다 높게 설정하고 있다. 일반적으로 제2 기준전압(VREF_DN)은 제1 기준전압(VREF_UP)보다 대략 '40mV' 정도 높게 설정한다.
이러한 경우에는, 직통 전류 경로(P)가 형성되지는 않지만, 데드-존(dead-zone)이 형성될 수 있다. 데드-존은 도 2에 도시된 바와 같이, 내부전압 발생기(100)의 내부전압(VINT)이 제1 기준전압(VREF_UP)과 제2 기준전압(VREF_DN) 사이에 랜덤하게 분포되는 것을 말한다. 특히, 부하 전류(load current:ISOURCE 또는 ISINK)가 '0'인 경우에는 확률적으로 이 전압 사이에 분포하게 된다.
이와 같은 데드-존이 형성되면, 내부전압(VINT)이 목표로 하는 전압레벨에 타켓되지 않기 때문에, 내부전압(VINT)을 사용하는 회로의 속도 및 지터(jitter) 특성을 악화시켜 결국 반도체 장치의 수율(yield)을 떨어뜨리는 문제점이 있다.
본 발명은 직통 전류 경로(direct current path)가 형성되는 것을 방지하면서도 데드-존(dead-zone)이 형성되는 것을 방지하도록 한 내부전압 발생기를 제공하고자 한다.
본 발명의 일 측면에 따르면, 본 발명은 기준전압을 이용하여 내부전압의 레벨을 검출하는 검출부와, 상기 검출부의 출력신호에 응답하여 상기 내부전압을 출력하는 내부전압단을 방전 구동하기 위한 제1 구동부와, 상기 제1 구동부에 흐르는 방전 전류를 감지하기 위한 전류 감지부와, 상기 전류 감지부의 출력신호에 응답하여 상기 내부전압단을 충전 구동하기 위한 제2 구동부를 구비한다.
본 발명의 다른 측면에 따르면, 본 발명은 내부전압의 목표 레벨에 대응하는 기준전압과 피드백된 내부전압을 비교하기 위한 비교부; 상기 비교부의 출력신호를 게이트 입력으로 하며 접지전압단과 내부전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 방전 구동을 수행하기 위한 제1 NMOS 트랜지스터; 상기 비교부의 출력신호를 게이트 입력으로 하며 상기 접지전압단과 감지노드 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터; 상기 감지노드에 제1 전류를 소싱하기 위한 제1 전류원; 및 상기 감지노드를 게이트 입력으로 하며 상기 내부전압단과 전원전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 충전 구동을 수행하기 위한 제3 NMOS 트랜지스터를 구비한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 내부전압의 목표 레벨에 대응하는 기준전압과 피드백된 내부전압을 비교하기 위한 비교부; 상기 비교부의 출력신호를 게이트 입력으로 하며 접지전압단과 내부전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 방전 구동을 수행하기 위한 제1 NMOS 트랜지스터; 상기 비교부의 출력신호를 게이트 입력으로 하며 상기 접지전압단과 제1 감지노드 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터; 상기 제1 감지노드에 제1 전류를 소싱하기 위한 제1 전류원; 상기 제1 감지노드를 게이트 입력으로 하며 상기 접지전압단과 제2 감지노드 사이에 소오스/드레인이 접속된 제3 NMOS 트랜지스터; 상기 제2 감지노드에 제2 전류를 소싱하기 위한 제2 전류원; 및 상기 제2 감지노드를 게이트 입력으로 하며 전원전압단과 상기 내부전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 충전 구동을 수행하기 위한 PMOS 트랜지스터를 구비한다.
본 발명에 의한 내부전압 발생기는 오프셋 에러(offset error)에 의해 형성되는 직통 전류 경로(direct current path)를 방지할 수 있다. 이에 따라, 불필요한 소비전력의 낭비를 최소화할 수 있는 효과가 있다.
아울러, 내부전압이 데드-존(dead-zone)없이 목표 전압레벨에 타겟될 수 있다. 그렇기 때문에, 내부전압은 부하 전류(load current)에 상관없이 항상 일정하 게 출력을 유지할 수 있고, 결국 내부전압 발생기의 동작 신뢰도를 향상시키는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 제1 실시예에 의한 내부전압 발생기의 회로도가 도시되어 있다.
도 3을 참조하면, 내부전압 발생기(200)에는 내부전압 목표 전압레벨에 대응하는 기준전압(VREF)과 피드백된 내부전압(VINT)을 비교하는 비교부(210)가 구비된다. 비교부(210)는 전류 미러형(Current Mirror) 차동증폭기로 구성된다.
비교부(210)의 비교 결과에 따라 구동되는 풀다운 구동부(220)가 구비된다. 풀다운 구동부(220)는 비교부(210)로부터 출력되는 제1 구동신호(V1G)를 게이트 입력으로 하고, 접지전압(VSS)단과 내부전압(VINT)단 사이에 소오스/드레인이 접속된 제1 NMOS 트랜지스터로 구성된다. 이하에서는 풀다운 NMOS 트랜지스터(220)라 한다. 풀다운 NMOS 트랜지스터(220)는 부하회로로부터 부하 전류(load current : ISOURCE)가 유입되는 경우, 비교부(210)로부터 출력되는 제1 구동신호(V1G)에 따라 턴 온(turn on)되면서 내부전압단(VINT)에 대한 방전 구동을 수행한다.
풀다운 NMOS 트랜지스터(220)에 흐르는 방전 전류(IPULL_DN)를 감지하고, 감 지결과에 기초하여 아래에서 설명하는 풀업 구동부(240)의 구동을 제어하기 위한 전류 감지부(230)가 구비된다.
전류 감지부(230)에는 풀다운 NMOS 트랜지스터(220)에 흐르는 방전 전류(IPULL_DN)를 미러링하기 위한 구성으로, 비교부(210)의 제1 구동신호(V1G)를 게이트 입력으로 하며 상기 접지전압(VSS)단과 감지노드(N1) 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터(232)가 구비된다. 여기서, 제2 NMOS 트랜지스터(232)는 풀다운 NMOS 트랜지스터(220)보다 낮은 문턱 전압(threshold voltage)을 가진다. 이는 비교부(210)로부터 출력되는 제1 구동신호(V1G)의 전압레벨이 점점 낮아짐에 따라 풀다운 NMOS 트랜지스터(220)가 제2 NMOS 트랜지스터(232)보다 먼저 턴 오프(turn off)되고, 그 다음 일정 시간이 경과한 후 제2 NMOS 트랜지스터(232)가 턴 오프되도록 하기 위함이다. 이에 따라 제2 NMOS 트랜지스터(232)가 턴 오프되면, 풀다운 NMOS 트랜지스터(220)는 풀리 오프(fully off) 상태가 된다.
또한, 전류 감지부(230)에는 감지노드(N1)에 제1 전류를 소싱하기 위한 제1 전류원(234)이 구비된다. 제1 전류원(234)으로부터 소싱되는 제1 전류는 제2 NMOS 트랜지스터(232)의 구동 여부에 따라 풀업 구동부(240)의 구동 여부를 결정하게 된다.
이와 같이 구성되는 전류 감지부(230)는 감지결과 풀다운 NMOS 트랜지스터(220)가 풀리 오프(fully off) 상태, 즉 풀다운 NMOS 트랜지스터(220)에 흐르는 방전 전류(IPULL_UP)가 '0'인 상태에서, 풀업 구동부(240)를 구동시키기 위한 제2 구동신호(V2G)를 활성화시키는 것이다.
전류 감지부(230)로부터 활성화된 제2 구동신호(V2G)에 의해 구동되는 풀업 구동부(240)가 구비된다. 풀업 구동부(240)는 감지노드(N1)를 게이트 입력으로 하며 상기 내부전압(VINT)단과 전원전압(VDD)단 사이에 소오스/드레인이 접속되어, 내부전압(VINT)단을 충전 구동하기 위한 제3 NMOS 트랜지스터로 구성된다. 이하에서는 풀업 NMOS 트랜지스터(240)라 한다. 풀업 NMOS 트랜지스터(240)는 부하 전류(ISINK)가 빠져나가는 경우, 전류 감지부(230)의 제2 구동신호(V2G)에 따라 턴 온(turn on)되면서 내부전압단(VINT)으로 충전 전류(IPULL_UP)를 공급한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 의한 내부전압 발생기의 동작을 도 4를 참조하여 상세하게 설명한다.
이때, 설명의 편의를 위해 풀다운 NMOS 트랜지스터(220)의 문턱 전압은 '0.5V'라 하고, 제2 NMOS 트랜지스터(232)의 문턱 전압은 '0.4V'라 하며, 내부전압(VINT)의 목표 전압레벨은 '0.6V'라 가정한다. 또한, 비교부(210)는 비교결과 내부전압(VINT)의 전압레벨이 목표 전압레벨(0.6V)을 유지하는 경우, '0.45V'의 제1 구동신호(V1G)를 출력 유지하는 것으로 예를 들어 설명한다. 참고로, 예를 들어 설명되는 전압레벨의 값들은 실제 실험값과 다를 수 있음에 유의한다.
도 4에는 도 3의 내부전압 발생기에 발생한 부하 전류(load current)에 따라 충/방전 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 4를 설명하면, 먼저 부하 전류(ISOURCE)가 유입되는 경우(A 구간)이다.
이러한 경우, 비교부(210)는 피드백된 내부전압(VINT)과 기준전압(VREF)의 전압레벨을 비교하고, 그 비교결과 피드백된 내부전압(VINT)의 전압레벨이 기준전 압(VREF)의 전압레벨보다 높게 됨을 감지한다. 예컨대, 부하 전류(ISOURCE)의 유입에 따라 내부전압(VINT)의 전압 레벨이 '0.6V'에서 '0.61V'로 증가한다. 이에 따라 비교부(210)는 제1 전압레벨(예:0.5V)의 제1 구동신호(V1G)를 출력한다.
비교부(210)에서 출력된 제1 전압레벨을 가지는 제1 구동신호(V1G)에 따라 풀다운 NMOS 트랜지스터(220)가 턴 온(turn on)된다.
그러면, 풀다운 NMOS 트랜지스터(220)에 의해 부하 전류(ISOURCE)에 대응되는 방전 전류(IPULL_DN)가 접지전압단(VSS)으로 싱킹됨으로써, 내부전압(VINT:0.61V)은 기준전압(VREF:0.60V)에 점차 맞춰지게 된다.
한편, 전류 감지부(230)는 풀다운 NMOS 트랜지스터(220)에 흐르는 방전 전류(IPULL_DN)를 감지하고, 풀업 PMOS 트랜지스터(240)가 턴 온되지 않도록 제어한다. 구체적으로, 제2 NMOS 트랜지스터(232)는 풀다운 NMOS 트랜지스터(220)와 함께 비교부(210)로부터 출력되는 제1 전압레벨(0.5V)의 제1 구동신호(V1G)를 게이트로 입력받아 턴 온(turn on)된다. 그러면, 제1 전류원(234)으로부터 소싱되는 제1 전류가 접지전압단으로 싱킹되기 때문에, 제1 감지노드(N1)의 전압레벨이 낮아진다. 따라서 제2 구동신호(V2G)는 논리로우레벨 상태로 출력된다.
이후 풀다운 NMOS 트랜지스터(220)의 방전 구동에 따라 내부전압(VINT:0.61V)이 기준전압(VREF:0.6V)에 도달되면, 비교부(210)는 제1 구동신호(V1G)의 전압레벨을 '0.45V'로 출력 유지한다. 이에 따라, 풀다운 NMOS 트랜지스터(220)는 턴 오프(ture off)되어 방전 구동을 정지하고, 제2 NMOS 트랜지스터(232)는 턴 온상태가 유지되어 제1 전류원(234)으로부터 소싱되는 제1 전류를 접 지전압단으로 싱킹한다. 즉, 비교부(210)는 풀다운 NMOS 트랜지스터(220)의 문턱 전압과 제2 NMOS 트랜지스터(232)의 문턱 전압 사이의 전압레벨(0.45V)을 가지는 제1 구동신호(V1G)를 출력함으로써, 풀다운 NMOS 트랜지스터(220) 및 풀업 NMOS 트랜지스터(240) 모두를 구동 정지한다.
다음, 부하 전류(ISINK)가 빠져나가는 경우(B 구간)이다.
이러한 경우, 비교부(210)는 피드백된 내부전압(VINT)이 기준전압(VREF)보다 낮게 됨을 감지한다. 예컨대, 부하 전류(ISINK)가 빠져나감에 따라 내부전압(VINT)의 전압 레벨이 '0.6V'에서 '0.59V'로 감소된다. 이에 따라 비교부(210)는 제2 NMOS 트랜지스터(232)의 문턱 전압보다 낮은 전압레벨(예:0.38V)의 제1 구동신호(V1G)를 출력한다.
그러면, 제2 NMOS 트랜지스터(232)는 턴 오프되어, 제1 전류원(234)으로부터 소싱되는 제1 전류에 따라 논리하이레벨의 제2 구동신호(V2G)가 풀업 NMOS 트랜지스터(240)의 게이트단으로 인가된다.
논리하이레벨의 제2 구동신호(V2G)가 게이트단으로 인가됨에 따라 풀업 NMOS 트랜지스터(240)는 턴 온되어, 내부전압(VINT)단으로 충전 전류(IPULL_UP)를 공급하게 된다. 여기서, 풀업 NMOS 트랜지스터(220)가 충전 구동될 때 풀다운 NMOS 트랜지스터(220)는 이미 풀리 오프(fully off)된 상태이기 때문에, 직통 전류 경로(direct current path)가 형성되지 않게 된다.
이후 풀업 NMOS 트랜지스터(240)의 충전 구동에 따라 내부전압(VINT:0.59V)이 기준전압(VREF:0.6V)에 도달되면, 비교부(210)는 제1 구동신호(V1G)의 전압레벨 을 '0.45V'로 출력한다. 이에 따라, 제2 NMOS 트랜지스터(232)만이 턴 온되어 제1 전류원(234)으로부터 소싱되는 제1 전류가 접지전압단으로 싱킹된다. 그러면, 제2 구동신호(V2G)가 논리로우레벨로 전환되어 풀업 NMOS 트랜지스터(240)는 턴 오프(ture off)되고 결국 충전 구동을 정지하게 된다. 이러한 상태가 되면, 앞서 설명한 바와 같이, 비교부(210)는 풀다운 NMOS 트랜지스터(220)의 문턱 전압과 제2 NMOS 트랜지스터(232)의 문턱 전압 사이의 전압레벨(0.45V)을 가지는 제1 구동신호(V1G)를 출력함으로써, 풀다운 NMOS 트랜지스터(220) 및 풀업 NMOS 트랜지스터(240) 모두를 구동 정지시킨다.
도 5에는 본 발명의 제2 실시예에 의한 내부전압 발생기가 회로도로 도시되어 있다.
본 발명의 제2 실시예는 제1 실시예와 대비하여 풀업 구동부가 PMOS 트랜지스터로 구성될 수 있음을 보여주고 있다. 따라서, 본 발명의 제2 실시예를 설명함에 있어 제1 실시예와 동일한 구성에 대해서는 동일한 부호를 사용하고, 다른 구성에 대해서는 상이한 부호를 사용하여 설명한다. 단, 설명의 편의를 위해 제1 실시예와 동일한 구성에 대해서는 설명을 생략하기로 한다.
도 5를 설명하면, 내부전압 발생기(400)에는 전류 감지부(230)로부터 인가되는 제2 구동신호(V2G)의 논리레벨에 따라 제3 구동신호(V3G)를 활성화시키는 구동 제어부(410)가 구비된다. 구동 제어부(410)는 전류 감지부(230)의 제1 감지노드(N1)를 게이트 입력으로 하며 상기 접지전압(VSS)단과 제2 감지노드(N2) 사이에 소오스/드레인이 접속된 제4 NMOS 트랜지스터(412)와, 제2 감지노드(N2)에 제2 전 류를 소싱하기 위한 제2 전류원(414)로 구성된다. 제2 전류원(414)으로부터 소싱되는 제2 전류는 제4 NMOS 트랜지스터(412)의 구동 여부에 따라 아래에서 설명하는 풀업 PMOS 트랜지스터(420)의 구동 여부를 결정하게 된다.
이와 같이 구성되는 구동 제어부(410)는 풀다운 NMOS 트랜지스터(220)가 풀리 오프(fully off) 상태, 즉 전류 감지부(230)의 감지결과 풀다운 NMOS 트랜지스터(220)에 흐르는 방전 전류(IPULL_UP)가 '0'인 상태에서만, 풀업 PMOS 트랜지스터(420)를 구동시키기 위한 제3 구동신호(V3G)를 활성화하게 되는 것이다.
구동 제어부(410)에서 활성화된 제3 구동신호(V3G)에 따라 구동되는 풀업 PMOS 트랜지스터(420)가 구비된다. 풀업 PMOS 트랜지스터(420)는 제2 감지노드(N2)를 게이트 입력으로 하며 전원전압(VDD)단과 내부전압(VINT)단 사이에 소오스/드레인이 접속되어, 내부전압(VINT)단을 충전 구동하게 된다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 의한 내부전압 발생기의 동작을 상세하게 설명한다.
이때, 설명의 편의를 위해, 본 발명의 제1 실시예와 같이, 풀다운 NMOS 트랜지스터(220)의 문턱 전압은 '0.5V'라 하고, 제2 NMOS 트랜지스터(232)의 문턱 전압은 '0.4V'라 하며, 내부전압(VINT)의 목표 전압레벨은 '0.6V'라 가정한다. 또한, 비교부(210)는 비교결과 내부전압(VINT)의 전압레벨이 목표 전압레벨(0.6V)을 유지하는 경우, '0.45V'의 제1 구동신호(V1G)를 출력 유지하는 것으로 예를 들어 설명한다. 이때, 예를 들어 설명하는 전압레벨의 값들은 실제 실험값과 다를 수 있음에 유의한다.
먼저, 부하 전류(ISOURCE)가 유입되는 경우이다.
이러한 경우, 비교부(210)는 피드백된 내부전압(VINT)과 기준전압(VREF)의 전압레벨을 비교하고, 그 비교결과 피드백된 내부전압(VINT)의 전압레벨이 기준전압(VREF)의 전압레벨보다 높게 됨을 감지한다. 예컨대, 부하 전류(ISOURCE)의 유입에 따라 내부전압(VINT)의 전압 레벨이 '0.6V'에서 '0.61V'로 증가한다. 이에 따라 비교부(210)는 제1 전압레벨(예:0.5V)의 제1 구동신호(V1G)를 출력한다.
비교부(210)에서 출력된 제1 전압레벨을 가지는 제1 구동신호(V1G)에 따라 풀다운 NMOS 트랜지스터(220)가 턴 온(turn on)된다.
그러면, 풀다운 NMOS 트랜지스터(220)에 의해 부하 전류(ISOURCE)에 대응되는 방전 전류(IPULL_DN)가 접지전압단(VSS)으로 싱킹됨으로써, 내부전압(VINT:0.61V)은 기준전압(VREF:0.60V)에 점차 맞춰지게 된다.
한편, 전류 감지부(230)는 풀다운 NMOS 트랜지스터(220)에 흐르는 방전 전류(IPULL_DN)를 감지하고, 논리로우레벨의 제2 구동신호(V2G)를 출력한다. 구체적으로, 제2 NMOS 트랜지스터(232)는 풀다운 NMOS 트랜지스터(220)와 함께 비교부(210)로부터 출력되는 제1 전압레벨(0.5V)의 제1 구동신호(V1G)를 게이트로 입력받아 턴 온(turn on)된다. 그러면, 제1 전류원(234)으로부터 소싱되는 제1 전류가 접지전압단으로 싱킹되기 때문에, 제1 감지노드(N1)의 전압레벨이 낮아진다. 따라서 제2 구동신호(V2G)는 논리로우레벨 상태로 출력된다.
그러면, 구동 제어부(410)는 전류 감지부(230)에서 출력되는 논리로우레벨의 제2 구동신호(V2G)를 인가받아 논리하이레벨의 제3 구동신호(V3G)를 풀업 PMOS 트 랜지스터(420)로 출력한다. 즉, 전류 감지부(230)에서 출력되는 논리로우레벨의 제2 구동신호(V2G)에 따라 제4 NMOS 트랜지스터(412)가 턴 오프되어, 제2 전류원(414)으로부터 소싱되는 제2 전류에 의해 논리하이레벨의 제3 구동신호(V3G)가 풀업 PMOS 트랜지스터(420)의 게이트로 인가된다.
구동 제어부(410)에서 인가되는 논리하이레벨의 제3 구동신호(V3G)에 따라 풀업 PMOS 트랜지스터(420)는 턴 오프 상태를 유지한다.
따라서, 풀다운 NMOS 트랜지스터(220)가 내부전압(VINT)단을 방전 구동하는 동안 풀업 PMOS 트랜지스터(420)는 충전 구동을 미실시하게 된다.
이후 풀다운 NMOS 트랜지스터(220)의 방전 구동에 따라 내부전압(VINT:0.61V)이 기준전압(VREF:0.6V)에 도달되면, 비교부(210)는 제1 구동신호(V1G)의 전압레벨을 '0.45V'로 출력 유지한다. 이에 따라, 풀다운 NMOS 트랜지스터(220)는 턴 오프(ture off)되어 방전 구동을 정지하고, 제2 NMOS 트랜지스터(232)는 턴 온상태가 유지되어 제1 전류원(234)으로부터 소싱되는 제1 전류를 접지전압단으로 싱킹한다. 다시 말해, 비교부(210)는 풀다운 NMOS 트랜지스터(220)의 문턱 전압과 제2 NMOS 트랜지스터(232)의 문턱 전압 사이의 전압레벨(0.45V)을 가지는 제1 구동신호(V1G)를 출력함으로써, 풀다운 NMOS 트랜지스터(220) 및 풀업 NMOS 트랜지스터(240) 모두를 구동 정지상태가 되도록 제어하는 것이다.
다음, 부하 전류(ISINK)가 빠져나가는 경우이다.
이러한 경우, 비교부(210)는 피드백된 내부전압(VINT)이 기준전압(VREF)보다 낮게 됨을 감지한다. 예컨대, 부하 전류(ISINK)가 빠져나감에 따라 내부전압(VINT) 의 전압 레벨이 '0.6V'에서 '0.59V'로 감소된다. 이에 따라 비교부(210)는 제2 NMOS 트랜지스터(232)의 문턱 전압보다 낮은 전압레벨(예:0.38V)의 제1 구동신호(V1G)를 출력한다.
그러면, 제2 NMOS 트랜지스터(232)는 턴 오프되어, 제1 전류원(234)으로부터 소싱되는 제1 전류에 따라 논리하이레벨의 제2 구동신호(V2G)가 제4 NMOS 트랜지스터(412)의 게이트로 인가된다.
논리하이레벨의 제2 구동신호(V2G)가 인가됨에 따라 제4 NMOS 트랜지스터(412)는 턴 온되고, 제2 전류원(414)으로부터 소싱되는 제2 전류는 접지전압단으로 싱킹된다. 이에 따라 논리로우레벨의 제3 구동신호(V3G)가 풀업 PMOS 트랜지스터(420)의 게이트로 인가된다.
이에 따라 풀업 PMOS 트랜지스터(420)는 턴 온되어 내부전압(VINT)단을 충전 구동한다. 여기서, 풀업 PMOS 트랜지스터(420)가 충전 구동될 때 풀다운 NMOS 트랜지스터(220)는 이미 풀리 오프(fully off)된 상태이기 때문에, 직통 전류 경로(direct current path)가 형성되지 않게 된다.
이후 풀업 PMOS 트랜지스터(420)의 충전 구동에 따라 내부전압(VINT:0.59V)이 기준전압(VREF:0.6V)에 도달되면, 비교부(210)는 제1 구동신호(V1G)의 전압레벨을 '0.45V'로 출력한다. 이에 따라, 제2 NMOS 트랜지스터(232)만이 턴 온되어 제1 전류원(234)으로부터 소싱되는 제1 전류가 접지전압단으로 싱킹된다. 그러면, 제2 구동신호(V2G)가 논리로우레벨로 전환되어 제4 NMOS 트랜지스터(412)가 턴 오프되어, 제2 전류원(414)으로부터 소싱되는 제2 전류에 의해 논리하이레벨의 제3 구동 신호(V3G)가 풀업 PMOS 트랜지스터(420)의 게이트로 인가된다. 인가된 논리하이레벨의 제3 구동신호(V3G)에 따라 풀업 PMOS 트랜지스터(420)는 턴 오프(turn off)되어 충전 구동을 정지한다. 이러한 상태가 되면, 앞서 설명한 바와 같이, 풀다운 NMOS 트랜지스터(220) 및 풀업 PMOS 트랜지스터(420) 모두를 구동 정지 상태가 된다.
이와 같은 본 발명에 따르면, 하나의 비교부를 이용하여 풀다운 구동부와 풀업 구동부를 별개로 구동시키고 있다. 따라서, 오프셋(offset) 에러에 의해 발생하는 직통 전류 경로(direct current path)가 형성되는 것을 방지하면서도 데드-존(dead-zone)을 최소화할 수 있어 내부전압(VINT)을 일정하게 유지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명에 도시된 내부전압 발생기는 풀다운 구동부의 구동 여부에 따라 풀업 구동부의 구동 여부를 결정하는 것으로 설명하고 있으나, 반드시 그러한 것은 아니고 풀업 구동부의 구동 여부에 따라 풀다운 구동부의 구동 여부를 결정하도록 구성할 수도 있다.
도 1은 종래의 내부전압 발생기의 회로도.
도 2는 도 1의 내부전압 발생기에 발생한 부하 전류에 따라 충/방전 동작을 설명하기 위한 타이밍도.
도 3은 본 발명의 제1 실시예에 의한 내부전압 발생기의 회로도.
도 4는 도 3의 내부전압 발생기에 발생한 부하 전류에 따라 충/방전 동작을 설명하기 위한 타이밍도.
도 5는 본 발명의 제2 실시예에 의한 내부전압 발생기의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 내부전압 발생기 210 : 비교부
220 : 풀다운 NMOS 트랜지스터 230 : 전류 감지부
232 : 제2 NMOS 트랜지스터 234 : 제1 전류원
240 : 풀업 NMOS 트랜지스터

Claims (11)

  1. 기준전압을 이용하여 내부전압의 레벨을 검출하는 검출부;
    상기 검출부의 출력신호에 응답하여 상기 내부전압을 출력하는 내부전압단을 방전 구동하기 위한 제1 구동부;
    상기 제1 구동부에 흐르는 방전 전류를 감지하기 위한 전류 감지부; 및
    상기 전류 감지부의 출력신호에 응답하여 상기 내부전압단을 충전 구동하기 위한 제2 구동부
    를 구비하는 내부전압 발생기.
  2. 제 1항에 있어서,
    상기 검출부는 상기 내부전압의 목표 레벨에 대응하는 기준전압과 피드백된 내부전압을 비교하는 비교부를 포함하는 내부전압 발생기.
  3. 제 1항에 있어서,
    상기 전류 감지부는 상기 제1 구동부에 흐르는 방전 전류를 미러링하여 상기 제2 구동부를 제어하는 내부전압 발생기.
  4. 제 3항에 있어서,
    상기 전류 감지부는 상기 제1 구동부에 흐르는 방전 전류에 대응하여 출력신호의 전압레벨을 조절하는 내부전압 발생기.
  5. 제 2항에 있어서,
    상기 전류 감지부는,
    상기 비교부의 출력신호를 게이트 입력으로 하며 접지전압단과 감지노드 사이에 소오스/드레인이 접속된 NMOS 트랜지스터; 및
    상기 감지노드에 제1 전류를 소싱하기 위한 제1 전류원을 구비하는 내부전압 발생기.
  6. 제 2항에 있어서,
    상기 전류 감지부는,
    상기 비교부의 출력신호를 게이트 입력으로 하며 접지전압단과 제1 감지노드 사이에 소오스/드레인이 접속된 제1 NMOS 트랜지스터;
    상기 제1 감지노드에 제1 전류를 소싱하기 위한 제1 전류원;
    상기 제1 감지노드를 게이트 입력으로 하며 상기 접지전압단과 제2 감지노드 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터;
    상기 제2 감지노드에 제2 전류를 소싱하기 위한 제2 전류원을 구비하는 내부전압 발생기.
  7. 제 1항에 있어서,
    상기 제2 구동부는 상기 전류 감지부의 감지결과 제1 구동부에 흐르는 방전 전류가 미감지되는 경우에 상기 내부전압단을 충전 구동하는 내부전압 발생기.
  8. 내부전압의 목표 레벨에 대응하는 기준전압과 피드백된 내부전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호를 게이트 입력으로 하며 접지전압단과 내부전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 방전 구동을 수행하기 위한 제1 NMOS 트랜지스터;
    상기 비교부의 출력신호를 게이트 입력으로 하며 상기 접지전압단과 감지노드 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터;
    상기 감지노드에 제1 전류를 소싱하기 위한 제1 전류원; 및
    상기 감지노드를 게이트 입력으로 하며 상기 내부전압단과 전원전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 충전 구동을 수행하기 위한 제3 NMOS 트랜지스터
    를 구비하는 내부전압 발생기.
  9. 제 8항에 있어서,
    상기 제2 NMOS 트랜지스터의 문턱 전압(threshold voltage)은 상기 제1 NMOS 트랜지스터의 문턱 전압보다 낮게 구성되는 내부전압 발생기.
  10. 내부전압의 목표 레벨에 대응하는 기준전압과 피드백된 내부전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호를 게이트 입력으로 하며 접지전압단과 내부전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 방전 구동을 수행하기 위한 제1 NMOS 트랜지스터;
    상기 비교부의 출력신호를 게이트 입력으로 하며 상기 접지전압단과 제1 감지노드 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터;
    상기 제1 감지노드에 제1 전류를 소싱하기 위한 제1 전류원;
    상기 제1 감지노드를 게이트 입력으로 하며 상기 접지전압단과 제2 감지노드 사이에 소오스/드레인이 접속된 제3 NMOS 트랜지스터;
    상기 제2 감지노드에 제2 전류를 소싱하기 위한 제2 전류원; 및
    상기 제2 감지노드를 게이트 입력으로 하며 전원전압단과 상기 내부전압단 사이에 소오스/드레인이 접속되어, 상기 내부전압단에 대한 충전 구동을 수행하기 위한 PMOS 트랜지스터
    를 구비하는 내부전압 발생기.
  11. 제 10항에 있어서,
    상기 제2 NMOS 트랜지스터의 문턱 전압(threshold voltage)은 상기 제1 NMOS 트랜지스터의 문턱 전압보다 낮게 구성되는 내부전압 발생기.
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