KR20110130156A - 전압 검출기 - Google Patents

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KR20110130156A
KR20110130156A KR1020100049655A KR20100049655A KR20110130156A KR 20110130156 A KR20110130156 A KR 20110130156A KR 1020100049655 A KR1020100049655 A KR 1020100049655A KR 20100049655 A KR20100049655 A KR 20100049655A KR 20110130156 A KR20110130156 A KR 20110130156A
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vpp
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김현식
신윤재
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주식회사 하이닉스반도체
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Abstract

본 발명의 실시예는 반도체 장치의 프로그램 및 대기 전류를 줄일 수 있도록 하는 기술이다. 이러한 본 발명의 실시예는 펌핑전압을 일정 비율로 분배하여 검출전압을 출력하는 전압 분배부, 검출전압과 기준전압의 레벨을 비교하고, 그 비교 결과에 따라 검출신호의 전압 레벨을 조정하는 증폭부, 및 검출신호의 전압 레벨에 따라 출력신호의 논리 레벨을 조정하며, 검출전압의 레벨에 대응하여 동작하는 구동부를 포함한다.

Description

전압 검출기{Voltage detector}
본 발명의 실시예는 전압 검출기에 관한 것으로, 반도체 장치의 프로그램 및 대기 전류를 줄일 수 있도록 하는 기술이다.
반도체 기억 소자의 경우, 외부 전원 전압이 낮아지고 고속 동작이 요구되면서, 워드라인 전압을 승압시켜 낮은 전압 마진을 확보하고, 메모리 셀로부터 데이터를 센싱하는 속도를 개선하고 있다.
그런데, 펌핑전압(VPP)은 외부 전원전압(VDD)보다 높은 전위를 유지하여야 하기 때문에 반도체 기억 소자에서 외부 전원전압(VDD)을 승압하여 사용한다. 대부분의 반도체 기억 장치에서는 차지 펌프(Charge Pump) 방식을 이용하여 펌핑전압(VPP)을 발생시켜 사용한다.
도 1은 종래기술에 따른 반도체 소자의 펌핑전압 검출기를 상세히 도시한 회로도이다.
종래기술에 따른 펌핑전압 검출기는 전압 분배부(10)와, 전압 비교부(20)를 포함한다.
여기서, 전압 분배부(10)는 펌핑전압(VPP)을 예정된 비율로 분배하여 분배전압(DIV_VPP)을 생성한다. 전압 비교부(20)는 펌핑전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREF)과 분배전압(DIV_VPP)의 레벨을 비교하고, 비교결과에 대응하는 검출신호 VPP_DET를 출력한다.
전압 분배부(10)는 펌핑전압(VPP) 인가단과 접지전압(VSS) 인가단 사이에 예정된 저항값을 갖고 직렬로 연결된 고정 저항 R1,R2을 포함한다. 그리고, 전압 분배부(10)는 고정저항 R1과 고정저항 R2의 접속 노드에서 분배전압(DIV_VPP)를 출력한다.
또한, 전압 비교부(20)는 단위 증폭부(21)와, 구동부(22)를 포함한다.
단위 증폭부(21)는 분배전압(DIV_VPP)과 기준전압(VREF)의 레벨 차이에 대응하여 출력노드(OUTN)에 인가되는 전압의 레벨이 변동하게 된다. 구동부(22)는 출력노드(OUTN)에 인가된 전압의 레벨에 대응하여 검출신호 VPP_DET를 구동한다.
여기서, 단위 증폭부(21)는 전류미러(CURRENT MIRROR)형 단위증폭기로서 PMOS트랜지스터 P1,P2 및 NMOS트랜지스터 N1~N3를 포함한다.
NMOS트랜지스터 N1는 게이트를 통해 분배전압(DIV_VPP)을 입력받는다. 그리고, NMOS트랜지스터 N2는 게이트를 통해 기준전압(VREF)을 입력받는다. NMOS트랜지스터 N3는 게이트로 입력되는 바이어스 전압(Vbias)에 응답하여 드레인-소스 접속된 공통노드(COMM)와 접지전압(VSS) 인가단 사이의 연결을 제어한다.
PMOS트랜지스터 P1는 전원전압(VDD) 인가단과 NMOS 트랜지스터 N1의 드레인 단자가 연결된 중간노드(ZN)에 게이트와 드레인이 접속되어 다이오드로서 동작하게 된다. PMOS트랜지스터 P2는 게이트가 중간노드(ZN)에 연결되어, 소스-드레인 접속된 전원전압(VDD) 인가단과 출력노드(OUTN) 사이의 연결을 제어한다. PMOS트랜지스터 P2는 출력노드(OUTN)에 인가되는 전압의 레벨을 조절한다.
또한, 구동부(22)는 출력노드(OUTN)에 인가된 전압의 레벨에 대응하여 검출신호 VPP_DET를 구동하기 위한 인버터 IV1를 포함한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 소자의 전압 검출기의 구체적인 동작을 설명하면 다음과 같다.
먼저, 펌핑전압(VPP)의 레벨이 예정된 레벨보다 충분히 높은 상태 즉, 분배전압(DIV_VPP)의 레벨이 기준전압(VREF)의 레벨보다 높은 상태인 경우 반도체 소자에서 펌핑전압(VPP)을 사용하여 워드라인을 인에이블 시키면 펌핑전압(VPP)의 레벨이 하강하기 시작한다. 즉, 분배전압(DIV_VPP)의 레벨이 하강하기 시작한다.
이렇게, 분배전압(DIV_VPP)의 레벨이 하강하다 보면, 어느 순간 펌핑전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREF)의 레벨보다 더 낮아지게 된다. 따라서, 중간노드(ZN)와 공통노드(COMM)에 흐르는 전류량보다 출력노드(OUTN)와 공통노드(COMM)에 흐르는 전류량이 더 큰 값을 갖는다.
이로 인해, 중간노드(ZN)에 인가되는 전압의 레벨이 하강하는 것보다 출력노드(OUTN)에 인가되는 전압의 레벨이 더 많이 하강하게 되며, 더 적게 하강하는 중간노드(ZN)에 인가되는 전압은 PMOS 트랜지스터 P2의 게이트로 입력된다. 그러면, 전원전압(VDD) 인가단과 출력노드(OUTN) 사이에 흐르는 전류량을 감소시킴으로써 출력노드(OUTN)에 인가되는 전압의 레벨을 더욱 크게 감소시킨다.
이렇게, 출력노드(OUTN)에 인가된 전압의 레벨이 감소하여 인버터 IV1의 논리 문턱레벨 이하로 하강하게 되면, 인버터 IV1에 의해 구동되는 검출신호 VPP_DET가 로직'하이'(High)가 된다.
그리고, 펌핑전압(VPP)의 레벨이 예정된 레벨보다 충분히 낮은 상태 즉, 분배전압(DIV_VPP)의 레벨이 기준전압(VREF)의 레벨보다 낮은 상태인 경우 펌핑부에서 전하펌핑 동작을 수행하면 펌핑전압(VPP)의 레벨이 상승하기 시작한다. 즉, 분배전압(DIV_VPP)의 레벨이 상승하기 시작한다.
이렇게, 분배전압(DIV_VPP)의 레벨이 상승하다 보면, 어느 순간 기준전압(VREF)의 레벨보다 더 높아지게 된다. 따라서, 중간노드(ZN)와 공통노드(COMM)에 흐르는 전류량보다 출력노드(OUTN)와 공통노드(COMM)에 흐르는 전류량이 더 작은 값을 갖는다.
이로 인해, 출력노드(OUTN)에 인가되는 전압의 레벨이 하강하는 것보다 중간노드(ZN)에 인가되는 전압의 레벨이 더 많이 하강하게 된다. 더 많이 하강하는 중간노드(ZN)에 인가되는 전압은 PMOS 트랜지스터 P2의 게이트로 입력되어 전원전압(VDD) 인가단과 출력노드(OUTN) 사이에 흐르는 전류량을 증가시키게 된다.
따라서, NMOS 트랜지스터 N2에 의해 출력노드(OUTN)에서 공통노드(COMM)로 흐르는 전류량보다 더 큰 전류량이 전원전압(VDD) 인가단에서 출력노드(OUTN)로 흐르도록 한다. 즉, 출력노드(OUTN)에 인가되는 전압의 레벨을 상승시킨다.
이렇게, 출력노드(OUTN)에 인가된 전압의 레벨이 상승하여 인버터 IV1의 논리 문턱 레벨 이상으로 상승하게 되면, 인버터 IV1에 의해 구동되는 검출신호 VPP_DET가 로직 '로우'(Low)가 된다.
그런데, 종래 기술에서 전압 비교부(20)는 전원전압(VDD)에 의해 구동이 제어된다. 이러한 경우, 출력노드(OUTN)의 변화에 따라 구동부(22)에 전류 경로가 형성되어 전류 소모가 증가하게 된다.
본 발명의 실시예는 전압 검출기의 내부 신호인 펌핑전압의 검출신호에 따라 출력 구동부를 제어하여 누설 경로를 차단시킴으로써 프로그램 또는 대기 모드시 전류 소모를 줄일 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 전압 검출기는, 펌핑전압을 일정 비율로 분배하여 검출전압을 출력하는 전압 분배부; 검출전압과 기준전압의 레벨을 비교하고, 그 비교 결과에 따라 검출신호의 전압 레벨을 조정하는 증폭부; 및 검출신호의 전압 레벨에 따라 출력신호의 논리 레벨을 조정하며, 검출전압의 레벨에 대응하여 동작하는 구동부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 전압 검출기의 내부 신호인 펌핑전압의 검출신호에 따라 전압 검출기의 출력 구동부를 제어하여 프로그램 또는 대기 모드시 전류 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 전압 검출기에 대한 회로도.
도 2는 본 발명의 실시예에 따른 전압 검출기가 적용되는 펌핑전압 생성 회로의 구성도.
도 3은 본 발명의 실시예에 따른 전압 검출기의 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 전압 검출기를 포함하는 반도체 소자의 펌핑전압(VPP) 생성 회로를 도시한 구성도이다.
펌핑전압 생성 회로는 전압 검출기(100)와, 펌핑전압(VPP) 출력부(200)를 포함한다. 여기서, 펌핑전압(VPP) 출력부(200)는 발진부(210)와, 펌핑부(220)를 포함한다.
전압 검출기(100)는 기준전압(VREF)에 따라 펌핑전압(VPP)의 레벨을 검출하여 검출신호 VPP_DET를 출력한다. 펌핑전압(VPP) 출력부(200)는 전압 검출기(100)의 검출신호 VPP_DET에 응답하여 전하 펌핑 동작을 수행함으로써 펌핑전압(VPP)을 출력한다.
여기서, 발진부(210)는 펌핑전압(VPP) 출력부(20)의 검출신호 VPP_DET에 응답하여 예정된 주기를 갖고 토글링 하는 발진신호 OSC를 출력한다. 그리고, 펌핑부(220)는 발진신호 OSC에 응답하여 전하 펌핑 동작을 수행함으로 펌핑전압(VPP)의 레벨을 상승시킨다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 소자의 펌핑전압(VPP) 생성회로의 동작을 설명하면 다음과 같다.
먼저, 전압 검출기(100)는 펌핑전압(VPP)의 레벨과 기준전압(VREF)의 레벨을 비교하여 그 비교결과에 따라 검출신호 VPP_DET의 레벨을 결정한다.
예를 들면, 펌핑전압(VPP) 출력부(200)로부터 피드백 받아 입력되는 펌핑전압(VPP)의 레벨이 전압 검출기(100)로 입력되는 기준전압(VREF)의 레벨보다 높은 레벨이 될 때, 검출신호 VPP_DET의 레벨을 로직 '하이'(High)로 천이하여 출력한다.
마찬가지로, 펌핑전압(VPP) 출력부(200)로부터 피드백 받아 입력되는 펌핑전압(VPP)의 레벨이 전압 검출기(100)로 입력되는 기준전압(VREF)의 레벨보다 낮은 레벨이 될 때, 검출신호 VPP_DET의 레벨을 로직 '로우'(Low)로 천이하여 출력한다.
이때, 기준전압(VREF)은, 반도체 소자의 밴드 갭(Band Gap) 회로 등에서 생성되는 전압으로써, 반도체 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE) 변동과 상관없이 항상 안정적인 전압레벨을 유지하는 전압이다.
그리고, 펌핑전압(VPP) 출력부(200)의 구성요소 중 발진부(210)는, 전압 검출기(100)의 검출신호 VPP_DET의 레벨에 응답하여 예정된 주기를 갖고 토글링하는 발진신호 OSC를 출력한다.
또한, 펌핑전압(VPP) 출력부(200)의 구성요소 중 펌핑부(220)는, 발진신호 OSC의 토글링에 응답하여 전하 펌핑 동작을 수행함으로써 펌핑전압(VPP)을 생성한다.
예를 들면, 전압 검출기(100)의 검출신호 VPP_DET 레벨이 로직 '로우'(Low)인 경우 발진부(210)에서 출력되는 발진신호 OSC는 예정된 주기로 발진하지 않고, 로직 '로우'(Low) 또는 로직 '하이'(High)로 고정된다.
따라서, 펌핑부(220)는 전하 펌핑 동작을 수행하지 않으며, 이로 인해 펌핑전압(VPP)의 레벨은 하강한다.
마찬가지로, 전압 검출기(100)의 검출신호 VPP_DET의 레벨이 로직 '하이'(High)인 경우 발진부(210)에서 출력되는 발진신호 OSC는 예정된 주기로 발진한다.
따라서, 펌핑부(220)는 전하 펌핑 동작을 수행하며, 이로 인해 펌핑전압(VPP)의 레벨이 상승한다.
도 3은 도 2의 전압 검출기(100)에 관한 상세 회로도이다.
본 발명의 실시예에 따른 전압 검출기는 전압 분배부(110)와, 증폭부(120) 및 구동부(130)를 포함한다.
여기서, 전압 분배부(110)는 펌핑전압(VPP)을 예정된 비율로 분배하여 검출전압(DET_L)을 생성한다. 전압 분배부(110)는 펌핑전압(VPP) 인가단과 접지전압(VSS) 인가단 사이에 예정된 저항값을 갖고 직렬로 연결된 복수의 NMOS트랜지스터 N4~N7를 포함한다.
복수의 NMOS트랜지스터 N4~N7 각각은 게이트 단자와 드레인 단자가 공통 연결되어 저항 역할을 수행한다. 그리고, 전압 분배부(110)는 NMOS트랜지스터 N6의 소스 단자와 NMOS트랜지스터 N7의 드레인 단자의 접속 노드에서 검출전압(DET_L)을 출력한다. 여기서, 검출전압(DET_L)은 펌핑전압(VPP) 레벨의 1/4 값을 갖는다.
참고로, 전압 분배부(110)는 저항 역할을 수행하는 복수의 NMOS트랜지스터 N4~N7를 통해 펌핑전압(VPP)을 예정된 비율로 분배하는데, 본 발명의 실시예에서는 복수의 NMOS트랜지스터 N4~N7가 서로 같은 저항값을 갖는 것을 그 실시예로 설명한다.
하지만, 복수의 NMOS트랜지스터 N4~N7가 서로 같은 저항값을 가질 필요는 없으며, 서로 다른 저항값을 가질 수도 있다. 즉, 설계할 때 그 저항값을 변경하는 것이 가능하다.
또한, 복수의 NMOS트랜지스터 N4~N7 보다 더 많은 저항, 예컨대, 3개 이하 또는 5개 이상의 저항을 사용함으로써 펌핑전압(VPP)의 예정된 비율을 조절하여 분배하는 것도 가능하다.
한편, 증폭부(120)는 펌핑전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREF)과 검출전압(DET_L)의 레벨을 비교하고, 비교결과에 대응하는 검출신호 DETCM를 출력한다. 증폭부(120)는 검출전압(DET_L)과 기준전압(VREF)의 레벨 차이에 대응하여 검출신호 DETCM의 전압 레벨이 변동하게 된다.
여기서, 증폭부(120)는 전류미러(CURRENT MIRROR)형 증폭기로서 PMOS트랜지스터 P3,P4 및 NMOS트랜지스터 N8~N10를 포함한다.
NMOS트랜지스터 N8는 게이트를 통해 검출전압(DET_L)을 입력받는다. 그리고, NMOS트랜지스터 N9는 게이트를 통해 기준전압(VREF)을 입력받는다. NMOS트랜지스터 N10는 게이트로 입력되는 바이어스 전압(Vbias)에 응답하여 NMOS트랜지스터 N8,N9의 소스 단자와 접지전압(VSS) 인가단 사이의 연결을 선택적으로 제어한다.
PMOS트랜지스터 P3는 전원전압(VDD) 인가단과 소스 단자가 연결되고, NMOS 트랜지스터 N8의 드레인 단자가 연결된 노드(DN)에 게이트와 드레인이 접속되어 다이오드로서 동작하게 된다. PMOS트랜지스터 P4는 게이트가 노드(DN)에 연결되어, 전원전압(VDD) 인가단과 검출신호 DETCM의 출력 노드 사이의 연결을 제어한다. PMOS트랜지스터 P4는 검출신호 DETCM의 전압 레벨을 조절한다.
또한, 구동부(130)는 검출신호 DETCM의 전압의 레벨과, 전압 분배부(110)의 출력인 검출전압(DET_L)에 대응하여 출력신호 VPP_DET를 구동한다. 이러한 구동부(130)는 PMOS트랜지스터 P5,P6와, NMOS트랜지스터 N11,N12 및 출력 구동 소자를 포함한다. 여기서, 출력 구동 소자는 인버터 IV2를 포함한다.
PMOS트랜지스터 P5,P6와, NMOS트랜지스터 N11,N12는 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 사이에 직렬 연결된다. 여기서, PMOS트랜지스터 P5는 게이트 단자를 통해 접지전압(VSS)이 인가된다. 그리고, PMOS트랜지스터 P6와 NMOS트랜지스터 N11는 공통 게이트 단자를 통해 검출신호 DETCM가 인가된다. 또한, NMOS트랜지스터 N12는 게이트 단자를 통해 검출전압(DET_L)이 인가된다.
PMOS트랜지스터 P5,P6와, NMOS트랜지스터 N11,N12는 접지전압(VSS), 검출신호 DETCM 및 검출전압(DET_L) 등의 3 가지 상태의 제어신호가 인가되는 3-상태 인버터(Tri-state inverter)의 기능을 수행한다.
본 발명의 실시예에서는 3-상태 인버터에서 NMOS트랜지스터 N12의 게이트 단자에 인가되는 바이어스 전압을 검출전압(DET_L) 레벨로 제어함으로써 프로그램 동작 또는 대기 동작시 전압 검출기(100)에서 소모하는 전류를 줄일 수 있도록 한다.
인버터 IV2는 PMOS트랜지스터 P6와 NMOS트랜지스터 N11의 공통 드레인 단자의 출력 레벨에 대응하여 검출신호 VPP_DET를 구동한다. 여기서, 인버터 IV2는 전원전압(VDD)과 접지전압(VSS) 레벨에 의해 구동이 제어된다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 전압 검출기(100)의 구체적인 동작을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 구간 1에서와 같이 펌핑전압(VPP)의 레벨이 예정된 레벨보다 충분히 높은 상태 즉, 검출전압(DET_L)의 레벨이 기준전압(VREF)의 레벨보다 높은 상태인 경우 반도체 소자에서 펌핑전압(VPP)을 사용하여 워드라인을 인에이블 시키면 펌핑전압(VPP)의 레벨이 하강하기 시작한다. 즉, 구간 2에서와 같이 검출전압(DET_L)의 레벨이 하강하기 시작한다.
이렇게, 검출전압(DET_L)의 레벨이 하강하다 보면, 어느 순간 펌핑전압(VPP)의 타겟 레벨에 대응하는 기준전압(VREF)의 레벨보다 더 낮아지게 된다. 따라서, 노드(DN)와 공통노드(COMM)에 흐르는 전류량보다 검출신호 DETCM의 출력노드와 공통노드(COMM)에 흐르는 전류량이 더 큰 값을 갖는다.
이로 인해, 노드(DN)에 인가되는 전압의 레벨이 하강하는 것보다 검출신호 DETCM의 출력노드에 인가되는 전압의 레벨이 더 많이 하강하게 되며, 더 적게 하강하는 노드(DN)에 인가되는 전압은 PMOS 트랜지스터 P4의 게이트로 입력된다. 그러면, 전원전압(VDD) 인가단과 검출신호 DETCM의 출력노드 사이에 흐르는 전류량을 감소시킴으로써 검출신호 DETCM의 전압 레벨을 더욱 크게 감소시킨다.
이렇게, 검출신호 DETCM의 전압 레벨이 감소하여 NMOS트랜지스터 N11의 논리 문턱레벨 이하로 하강하게 되면, 출력신호 VPP_DET가 로직 '하이'(High)가 된다.
그리고, 펌핑전압(VPP)의 레벨이 예정된 레벨보다 충분히 낮은 상태 즉, 검출전압(DET_L)의 레벨이 기준전압(VREF)의 레벨보다 낮은 상태인 경우 펌핑부(220)에서 전하 펌핑 동작을 수행하면 펌핑전압(VPP)의 레벨이 상승하기 시작한다. 즉, 검출전압(DET_L)의 레벨이 상승하기 시작한다.
이렇게, 검출전압(DET_L)의 레벨이 상승하다 보면, 어느 순간 기준전압(VREF)의 레벨보다 더 높아지게 된다. 따라서, 노드(DN)와 공통노드(COMM)에 흐르는 전류량보다 검출신호 DETCM의 출력노드와 공통노드(COMM)에 흐르는 전류량이 더 작은 값을 갖는다.
이로 인해, 검출신호 DETCM의 출력노드에 인가되는 전압의 레벨이 하강하는 것보다 노드(DN)에 인가되는 전압의 레벨이 더 많이 하강하게 된다. 더 많이 하강하는 노드(DN)에 인가되는 전압은 PMOS 트랜지스터 P4의 게이트로 입력되어 전원전압(VDD) 인가단과 검출신호 DETCM의 출력노드 사이에 흐르는 전류량을 증가시키게 된다.
따라서, NMOS 트랜지스터 N9에 의해 검출신호 DETCM의 출력노드에서 공통노드(COMM)로 흐르는 전류량보다 더 큰 전류량이 전원전압(VDD) 인가단에서 검출신호 DETCM의 출력노드로 흐르도록 한다. 즉, 검출신호 DETCM의 전압 레벨을 상승시킨다.
이렇게, 검출신호 DETCM의 전압 레벨이 상승하여 NMOS트랜지스터 N11의 논리 문턱 레벨 이상으로 상승하게 되면, 출력신호 VPP_DET가 로직 '로우'(Low)가 된다.
전술한 바와 같이 펌핑전압 검출기(100)는 펌핑전압(VPP)의 타겟 레벨에 대응하여 밴드 갭 회로에서 생성된 기준전압(VREF)의 레벨을 기준으로 펌핑전압(VPP)이 항상 예정된 레벨을 유지할 수 있도록 출력신호 VPP_DET의 논리레벨을 변동하는 동작을 수행한다.
이러한 본 발명의 실시예는 검출전압(DET_L)에 의해 NMOS트랜지스터 N12가 동작하게 된다. 따라서, 검출전압(DET_L)의 레벨이 낮은 경우 NMOS트랜지스터 N12가 동작하지 않으며, 검출전압(DET_L)의 레벨이 NMOS트랜지스터 N12의 논리 문턱레벨 이상이 될 경우에만 NMOS트랜지스터 N12가 턴 온 된다.
즉, 검출신호 DETCM의 전압 레벨이 높은 구간 1에서는 검출전압(DET_L)이 하이 레벨이 되어 출력신호 VPP_DET를 정상적으로 출력시키고, 검출신호 DETCM의 전압 레벨이 낮은 구간 2에서는 검출전압(DET_L)이 로우 레벨이 되어 NMOS트랜지스터 N12를 턴 오프 시킴으로써 NMOS트랜지스터 N12에서 발생하는 누설전류의 경로를 차단시키도록 한다.
따라서, 본 발명의 실시예는 NMOS트랜지스터 N12의 게이트 바이어스 전압을 전원전압(VDD) 보다 낮은 레벨의 검출전압(DET_L)으로 제어하여 전류 소모를 줄이면서도 출력신호 VPP_DET를 정상적으로 출력할 수 있게 된다.

Claims (10)

  1. 펌핑전압을 일정 비율로 분배하여 검출전압을 출력하는 전압 분배부;
    상기 검출전압과 기준전압의 레벨을 비교하고, 그 비교 결과에 따라 검출신호의 전압 레벨을 조정하는 증폭부; 및
    상기 검출신호의 전압 레벨에 따라 출력신호의 논리 레벨을 조정하며, 상기 검출전압의 레벨에 대응하여 동작하는 구동부를 포함하는 것을 특징으로 하는 전압 검출기.
  2. 제 1항에 있어서, 상기 펌핑전압의 레벨이 목표 레벨보다 상승하여 상기 검출전압이 상기 기준전압보다 높은 경우 상기 출력신호를 로우 레벨로 출력시키고, 상기 펌핑전압의 레벨이 상기 목표 레벨보다 감소하여 상기 검출전압이 상기 기준전압보다 낮은 경우 상기 출력신호를 하이 레벨로 출력시키고 접지전압단에 흐르는 누설 전류의 경로를 차단시키는 것을 특징으로 하는 전압 검출기.
  3. 제 1항에 있어서, 상기 구동부는
    상기 검출신호, 상기 검출전압 및 접지전압의 레벨에 대응하여 동작하는 3-상태 인버터를 포함하는 것을 특징으로 하는 전압 검출기.
  4. 제 1항 또는 제 3항에 있어서, 상기 구동부는
    전원전압단과 접지전압단 사이에 직렬 연결된 다수의 모스 트랜지스터를 포함하고, 상기 다수의 모스 트랜지스터 중 제 1모스 트랜지스터는 게이트 단자를 통해 접지전압이 인가되고, 제 2,3 모스 트랜지스터는 공통 게이트 단자를 통해 상기 검출신호가 인가되며, 제 4모스 트랜지스터는 게이트 단자를 통해 상기 검출전압이 인가되는 것을 특징으로 하는 전압 검출기.
  5. 제 4항에 있어서, 상기 제 1모스 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 전압 검출기.
  6. 제 4항에 있어서, 상기 제 2모스 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 전압 검출기.
  7. 제 4항에 있어서, 상기 제 3모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전압 검출기.
  8. 제 4항에 있어서, 상기 제 4모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전압 검출기.
  9. 제 1항 또는 제 3항에 있어서, 상기 구동부는 상기 출력신호를 전원전압 레벨 또는 접지전압 레벨로 구동하는 출력 구동 소자를 더 포함하는 것을 특징으로 하는 전압 검출기.
  10. 제 1항에 있어서, 상기 전압 분배부는
    상기 펌핑전압의 인가단과 접지전압단 사이에 직렬 연결되어 예정된 저항값을 갖는 복수의 저항을 포함하는 것을 특징으로 하는 전압 검출기.
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