CN111740727B - Mos驱动电路和集成电路芯片 - Google Patents

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Abstract

本发明实施例公开了一种MOS驱动电路和集成电路芯片。该MOS驱动电路包括：第一比较器，第一比较器用于根据上拉晶体管的栅极电压，反馈上拉晶体管的工作状态，并输出第一反馈信号；第二比较器，第二比较器用于根据下拉晶体管的栅极电压，反馈下拉晶体管的工作状态，并输出第二反馈信号；逻辑转换模块，逻辑转换模块用于根据控制信号、第一反馈信号和第二反馈信号，在其第一输出端输出上拉控制信号，以在下拉晶体管导通时控制上拉晶体管断开；在其第二输出端输出下拉控制信号，以在上拉晶体管导通时控制下拉晶体管断开。与现有技术相比，本发明实施例避免了最后一级反相器产生穿通电流，从而有利于提升功率MOS的开关速度和系统效率。

Description

MOS驱动电路和集成电路芯片
技术领域
本发明实施例涉及电路技术领域，尤其涉及一种MOS驱动电路和集成电路芯片。
背景技术
随着集成电路芯片集成度越来越高，功能越来越强，集成电路芯片等对电源低功耗的需求越来越高。这就要求电源中的功率器件(比较常用的是功率MOS)的内阻越来越低，从而对功率MOS的驱动提出了更高的要求。
图1为现有的一种MOS驱动电路驱动功率MOS的电路示意图。参见图1，MOS驱动电路10包括反相器X1、反相器X2、反相器X3和反相器X4。四个反相器依次级联连接，反相器X1的输出端为节点node1，反相器X2的输出端为节点node2，反相器X3的输出端为节点node3。控制信号Ctl经由MOS驱动电路10的输入端11输入，该控制信号Ctl通过依次通过四个反相器后从输出端12输出，输出的信号定义为驱动信号GateDrv。驱动信号GateDrv用于控制外部功率MOS M3的栅极。
在现有技术中，随着功率MOS开关速度的提升，最后一级反相器X4中的晶体管在切换开关状态的过程中容易产生穿通电流，影响了功率MOS的开关速度和系统效率。
发明内容
本发明实施例提供一种MOS驱动电路和集成电路芯片，以避免最后一级反相器产生穿通电流，从而有利于提升功率MOS的开关速度和系统效率。
第一方面，本发明实施例提供了一种MOS驱动电路，包括：
上拉晶体管和下拉晶体管，所述上拉晶体管和所述下拉晶体管作为所述MOS驱动电路的最后一级反相器，且所述最后一级反相器的输出端作为所述MOS驱动电路的驱动输出端；
第一比较器，所述第一比较器的输入端与所述上拉晶体管的栅极电连接；所述第一比较器用于根据所述上拉晶体管的栅极电压，反馈所述上拉晶体管的工作状态，并输出第一反馈信号；
第二比较器，所述第二比较器的输入端与所述下拉晶体管的栅极电连接；所述第二比较器用于根据所述下拉晶体管的栅极电压，反馈所述下拉晶体管的工作状态，并输出第二反馈信号；
逻辑转换模块，包括第一比较输入端、第二比较输入端、控制信号输入端、第一输出端和第二输出端；所述第一比较输入端与所述第一比较器的输出端电连接，所述第二比较输入端与所述第二比较器的输出端电连接，所述控制信号输入端接入控制信号；所述逻辑转换模块用于根据所述控制信号、所述第一反馈信号和所述第二反馈信号，在其第一输出端输出上拉控制信号，以在所述下拉晶体管导通时控制所述上拉晶体管断开；在其第二输出端输出下拉控制信号，以在所述上拉晶体管导通时控制所述下拉晶体管断开。
可选地，所述逻辑转换模块包括：
第一逻辑单元，所述第一逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第一逻辑单元的第二输入端与所述逻辑转换模块的第二比较输入端电连接，所述第一逻辑单元的输出端与所述逻辑转换模块的第一输出端电连接；所述第一逻辑单元用于将所述控制信号与所述第二反馈信号进行逻辑转换，以根据所述控制信号和所述第二反馈信号生成所述上拉控制信号；
第二逻辑单元，所述第二逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第二逻辑单元的第二输入端与所述逻辑转换模块的第一比较输入端电连接，所述第二逻辑单元的输出端与所述逻辑转换模块的第二输出端电连接；所述第二逻辑单元用于将所述控制信号与所述第一反馈信号进行逻辑转换，以根据所述控制信号和所述第一反馈信号生成所述下拉控制信号。
可选地，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
所述第一逻辑单元包括第一反相器和或非门，所述第一反相器的输入端与所述第一逻辑单元的第一输入端电连接；所述或非门的第一输入端与所述第一反相器的输出端电连接，所述或非门的第二输入端与所述第一逻辑单元的第二输入端电连接，所述或非门的输出端与所述第一逻辑单元的输出端电连接；
所述第二逻辑单元包括第二反相器和与非门，所述第二反相器的输入端与所述第二逻辑单元的第一输入端电连接；所述与非门的第一输入端与所述第二反相器的输出端电连接，所述与非门的第二输入端与所述第二逻辑单元的第二输入端电连接，所述与非门的输出端与所述第二逻辑单元的输出端电连接。
可选地，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
第一比较器包括：第一P型晶体管、第一N型晶体管、第三反相器、第四反相器和第二N型晶体管；
所述第一P型晶体管的栅极和所述第一N型晶体管的栅极短接，并作为所述第一比较器的输入端；
所述第一P型晶体管的源极接入第一电源，所述第一P型晶体管的漏极与所述第一N型晶体管的漏极电连接，所述第一N型晶体管的源极接入第二电源；
所述第三反相器的输入端与所述第一P型晶体管的漏极电连接，所述第三反相器的输出端与所述第四反相器的输入端电连接，所述第四反相器的输出端作为所述第一比较器的输出端；
所述第二N型晶体管的栅极与所述第三反相器的输出端电连接，所述第二N型晶体管的源极接入所述第二电源，所述第二N型晶体管的漏极与所述第一P型晶体管的漏极电连接。
可选地，所述第一P型晶体管的宽长比与所述第一N型晶体管的宽长比的比值大于或等于20；且所述第一P型晶体管的阈值电压与所述上拉晶体管的阈值电压相等。
可选地，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
第二比较器包括：第二P型晶体管、第三N型晶体管、第五反相器、第六反相器和第三P型晶体管；
所述第二P型晶体管的栅极和所述第三N型晶体管的栅极短接，并作为所述第二比较器的输入端；
所述第二P型晶体管的源极接入第一电源，所述第二P型晶体管的漏极与所述第三N型晶体管的漏极电连接，所述第三N型晶体管的源极接入第二电源；
所述第五反相器的输入端与所述第二P型晶体管的漏极电连接，所述第五反相器的输出端与所述第六反相器的输入端电连接，所述第六反相器的输出端作为所述第二比较器的输出端；
所述第三P型晶体管的栅极与所述第五反相器的输出端电连接，所述第三P型晶体管的源极接入所述第一电源，所述三P型晶体管的漏极与所述第二P型晶体管的漏极电连接。
可选地，所述第三N型晶体管的宽长比与所述第二P型晶体管的宽长比的比值大于或等于20；且所述第三N型晶体管的阈值电压与所述下拉晶体管的阈值电压相等。
可选地，MOS驱动电路还包括：
第一反相器链模块，所述第一反相器链模块的输入端与所述逻辑转换模块的第一输出端电连接，所述第一反相器链模块的输出端与所述上拉晶体管的栅极电连接；所述第一反相器链模块用于对上拉控制信号进行逐级反相，并输出至所述上拉晶体管的栅极；
第二反相器链模块，所述第二反相器链模块的输入端与所述逻辑转换模块的第二输出端电连接，所述第二反相器链模块的输出端与所述下拉晶体管的栅极电连接；所述第二反相器链模块用于对下拉控制信号进行逐级反相，并输出至所述下拉晶体管的栅极。
可选地，所述第一反相器链模块包括级联连接的至少一级第七反相器；
所述第二反相器链模块包括级联连接的至少一级第八反相器。
第二方面，本发明实施例还提供了一种集成电路芯片，包括：如本发明任意实施例所述的MOS驱动电路。
本发明实施例设置MOS驱动电路对最后一级反相器中的上拉晶体管和下拉晶体管分开控制；通过增加第一比较器和第二比较器两条反馈回路，能够准确地反馈最后一级反相器的上拉晶体管和下拉晶体管的工作状态。结合逻辑转换模块的控制，在第一比较器反馈上拉晶体管的导通状态时，控制下拉晶体管关闭；在第二比较器反馈下拉晶体管的导通状态时，控制上拉晶体管关闭。这样，能够完全避免最后一级反相器的上拉晶体管和下拉晶体管同时导通，从而避免了穿通电流的产生，有利于提升功率MOS的开关速度和系统效率。
附图说明
图1为现有的一种MOS驱动电路驱动功率MOS的示意图；
图2为现有的一种反相器的电路示意图；
图3为现有的一种MOS驱动电路的驱动时序示意图；
图4为本发明实施例提供的一种MOS驱动电路的电路示意图；
图5为本发明实施例提供的另一种MOS驱动电路的电路示意图；
图6为本发明实施例提供的又一种MOS驱动电路的电路示意图；
图7为本发明实施例提供的又一种MOS驱动电路的电路示意图；
图8为本发明实施例提供的一种MOS驱动电路时序示意图；
图9为本发明实施例提供的一种第一比较器的电路示意图；
图10为本发明实施例提供的一种第二比较器的电路示意图；
图11为本发明实施例提供的一种集成电路芯片的电路示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术所述，现有的MOS驱动电路中的最后一级反相器中的晶体管存在容易产生穿通电流的问题。经发明人研究发现，出现该问题的原因如下：
以图2中所示的反相器的结构为例进行说明，图2为一种最简单的反相器的电路结构。参见图2，反相器由上拉晶体管M1和下拉晶体管M2组成，上拉晶体管M1的栅极和下拉晶体管M2的栅极短接后与反相器的输入端X电连接，上拉晶体管M1的漏极和下拉晶体管M2的漏极短接后与反相器的输出端Y电连接。
其中，上拉晶体管为PMOS，下拉晶体管为NMOS。上拉晶体管M1和下拉晶体管M2的尺寸决定了反相器对外的输出能力。当MOS驱动电路应用于高功率的应用场合，需要驱动的外部功率MOS的内阻越来越小，体积越来越大，这就需要足够大的反相器驱动电路。
示例性地，结合图1和图2，功率MOS M3为NMOS，功率MOS M3的内阻为10mΩ，其栅极寄生电容Cg在1-10nF左右，而且为了减小开关损耗，需要功率MOS M3的开关速度足够的快。这就需要设置反相器X4中上拉晶体管M1和下拉晶体管M2的导通电阻Rdson足够小。然而，当上拉晶体管和下拉晶体管M2的导通电阻Rdson足够小时，反相器X4中的上拉晶体管M1和下拉晶体管M2存在穿通电流(short through)，即，当反相器的输入端X的信号由高电位VDD变为低电位GND或者由低电位GND变为高电位VDD的过程中，存在一段时间上拉晶体管M1和下拉晶体管M2是同时导通的。
图3为现有的一种MOS驱动电路的驱动时序示意图。下面结合图1-图3对最后一级反相器X4存在穿通电流(short through)的问题进行说明。在图3中，曲线20表示节点node3的电压波形，曲线30表示驱动信号GateDrv的电压波形，曲线40表示下拉晶体管电流IM2的波形，曲线50表示上拉晶体管电流IM1的波形。时间段t0-t4表示驱动信号GateDrv由高电位VDD切换至低电位GND的过程；时间段t5-t9表示驱动信号GateDrv由低电位GND切换至高电位VDD的过程。
在时间段t0-t4的具体驱动过程为：
在时间段t0-t3，节点node3的电压由低电位GND升至高电位VDD。
其中，在时刻t1，节点node3的电压超过下拉晶体管M2的阈值电压Vthm2，下拉晶体管M2导通，其电流IM2开始升高，对功率MOS M3的栅极寄生电容Cg放电，驱动信号GateDrv的电压开始下降。与此同时，由于节点node3的电位低于VDD-Vthm1，其中，为Vthm1上拉晶体管M1的阈值电压，上拉晶体管M1导通而产生电流IM1，对功率MOS M3的栅极寄生电容Cg充电。这样，上拉晶体管M1和下拉晶体管M2同时导通，产生了穿通电流，其中电流IM2对栅极寄生电容Cg放电，电流IM1对栅极寄生电容Cg充电，从而限制了寄生电容Cg的放电的速度。
直到时刻t2，当节点node3的电位达到VDD-Vthm1时，上拉晶体管M1截止，上拉晶体管M1的电流IM1为0。由此可见，在时间段t1-t2，上拉晶体管M1的电流IM1先增大至-I3后减小(“-”表示电流方向)，不但影响了功率MOS的开关速度，而且产生了更多的损耗，降低了系统的效率。
在时间段t2-t3，下拉晶体管M2的电流IM2继续增加，继续对栅极寄生电容Cg进行放电，驱动信号GateDrv的电压继续下降。在时刻t3，电流IM2达到最大，其电流值为+I1(“+”表示电流方向)。
在时间段t3-t4，下拉晶体管M2的电流IM2开始减小，继续对栅极寄生电容Cg进行放电，驱动信号GateDrv的电压继续下降。在时刻t4，驱动信号GateDrv的电压降至低电位GND，电流IM2减小为0。
由此可见，在时间段t1-t4，驱动信号GateDrv的电压由高电位VDD降至低电位GND，功率MOS M3处于由开到关的开关切换阶段，且功率MOS M3的栅极只有在开关切换阶段才会有电流产生。
在时间段t4-t5，节点node3的电压保持高电位VDD，驱动信号GateDrv的电压保持低电位GND，功率MOS M3处于关断状态。
在时间段t5-t9的驱动过程功率MOS M3处于由关到开的开关切换阶段的工作过程，与由开到关的切换阶段的工作过程类似，具体驱动过程如下：
在时间段t5-t8，节点node3的电压由高电位VDD降至低电位GND。在时刻t6，节点node3的电压低于VDD-Vthm1，上拉晶体管M1的电流IM1开始上升，对栅极寄生电容Cg充电，从而使得驱动信号GateDrv的电压升高。但是同时下拉晶体管M2的电流IM2也开始上升，下拉晶体管M2的作用是对栅极寄生电容Cg放电，这样就会延缓驱动信号GateDrv的电压上升的速度。在时间段t6-t7，下拉晶体管M2的电流IM2先增大至+I2后减小。直到时刻t7，节点node3的电压小于下拉晶体管M2的阈值电压Vthm2，下拉晶体管M2截止，下拉晶体管M2的电流IM2降为0；上拉晶体管M1继续对栅极寄生电容Cg充电。在时刻t8，上拉晶体管M1的电流IM1最大，其电流值为-I4。在时刻t9，驱动信号GateDrv的电压达到高电位VDD。
由此可见，在时间段t6-t7，下拉晶体管M2产生电流IM2，不但影响了功率MOS的开关速度，而且产生了更多的损耗，降低了系统的效率。
有鉴于此，本发明实施例提供了一种MOS驱动电路，以避免最后一级反相器产生穿通电流，从而有利于提升功率MOS的开关速度和系统效率。
图4为本发明实施例提供的一种MOS驱动电路的电路示意图。参见图4，该MOS驱动电路包括：上拉晶体管M4、下拉晶体管M5、第一比较器CMP1、第二比较器CMP2和逻辑转换模块200。其中，上拉晶体管M4和下拉晶体管M5作为MOS驱动电路的最后一级反相器100，且最后一级反相器100的输出端101作为MOS驱动电路的驱动输出端。
第一比较器CMP1的输入端151与上拉晶体管M4的栅极电连接；第一比较器CMP1用于根据上拉晶体管M4的栅极电压，反馈上拉晶体管M4的工作状态，并输出第一反馈信号。第二比较器CMP2的输入端161与下拉晶体管M5的栅极电连接；第二比较器CMP2用于根据下拉晶体管M5的栅极电压，反馈下拉晶体管M5的工作状态，并输出第二反馈信号。
逻辑转换模块200包括第一比较输入端201、第二比较输入端202、控制信号输入端203、第一输出端204和第二输出端205；第一比较输入端201与第一比较器CMP1的输出端152电连接，第二比较输入端202与第二比较器CMP2的输出端162电连接，控制信号输入端203接入控制信号Ctl；逻辑转换模块200用于根据控制信号Ctl、第一反馈信号和第二反馈信号，在其第一输出端204输出上拉控制信号，以在下拉晶体管M5导通时控制上拉晶体管M4断开；在其第二输出端205输出下拉控制信号，以在上拉晶体管M4导通时控制下拉晶体管M5断开。
示例性地，设第一比较器CMP1的比较阈值为VDD-Vthm4，其中，Vthm4为上拉晶体管M4的阈值电压；设第二比较器CMP2的比较阈值为Vthm5，其中Vthm5为下拉晶体管M5的阈值电压。
该MOS驱动电路的工作原理为，当下拉晶体管M5的栅极电压高于第二比较器CMP2的比较阈值Vthm5时，即下拉晶体管M5处于导通状态时，第二比较器CMP2输出的第二反馈信号有效，该第二反馈信号传输至逻辑转换模块200，使得逻辑转换模块200输出的上拉控制信号控制上拉晶体管M4保持关闭状态。这样，确保了下拉晶体管M5在给栅极寄生电容放电的时候，上拉晶体管M4是截止的，避免了最后一级反相器100中的上拉晶体管M4和下拉晶体管M5发生穿通电流(short through)的现象。
类似地，当上拉晶体管M4的栅极电压低于第一比较器CMP1的比较阈值时VDD-Vthm4，即上拉晶体管M4处于导通状态时，第一比较器CMP1输出的第一反馈信号有效，该第一反馈信号传输至逻辑转换模块200，使得逻辑转换模块200输出的下拉控制信号控制下拉晶体管M5保持关闭状态。这样，确保了上拉晶体管M4在给栅极寄生电容充电的时候，下拉晶体管M5是关闭的，避免了最后一级反相器100中的上拉晶体管M4和下拉晶体管M5发生穿通电流(short through)的现象。
本发明实施例设置MOS驱动电路对最后一级反相器100中的上拉晶体管M4和下拉晶体管M5分开控制；通过增加第一比较器CMP1和第二比较器CMP2两条反馈回路，能够准确地反馈最后一级反相器100的上拉晶体管M4和下拉晶体管M5的工作状态。结合逻辑转换模块200的控制，在第一比较器CMP1反馈上拉晶体管M4的导通状态时，控制下拉晶体管M5关闭；在第二比较器CMP2反馈下拉晶体管M5的导通状态时，控制上拉晶体管M4关闭。这样，能够完全避免最后一级反相器100的上拉晶体管M4和下拉晶体管M5同时导通，从而避免了穿通电流的产生，有利于提升功率MOS的开关速度和系统效率。
继续参见图4，在上述实施例的基础上，可选地，MOS驱动电路还包括：第一反相器链模块300和第二反相器链模块400，以增强MOS驱动电路的驱动能力。其中，第一反相器链模块300的输入端301与逻辑转换模块200的第一输出端204电连接，第一反相器链模块300的输出端302与上拉晶体管M4的栅极电连接；第一反相器链模块300用于对上拉控制信号进行逐级反相，并输出至上拉晶体管M4的栅极。第二反相器链模块400的输入端401与逻辑转换模块200的第二输出端205电连接，第二反相器链模块400的输出端402与下拉晶体管M5的栅极电连接；第二反相器链模块400用于对下拉控制信号进行逐级反相，并输出至下拉晶体管M5的栅极。这样设置，实现了对最后一级反相器100中的上拉晶体管M4和下拉晶体管M5的分开控制。
图5为本发明实施例提供的另一种MOS驱动电路的电路示意图。参见图5，在上述各实施例的基础上，可选地，逻辑转换模块200包括第一逻辑单元210和第二逻辑单元220，以实现对第二反馈信号和第一反馈信号的分别处理。其中，第一逻辑单元210的第一输入端211与逻辑转换模块200的控制信号输入端203电连接，第一逻辑单元210的第二输入端212与逻辑转换模块200的第二比较输入端202电连接，第一逻辑单元210的输出端213与逻辑转换模块200的第一输出端204电连接；第一逻辑单元210用于将控制信号Ctl与第二反馈信号进行逻辑转换，以根据控制信号Ctl和第二反馈信号生成上拉控制信号。第二逻辑单元220的第一输入端221与逻辑转换模块200的控制信号输入端203电连接，第二逻辑单元220的第二输入端222与逻辑转换模块200的第一比较输入端201电连接，第二逻辑单元220的输出端223与逻辑转换模块200的第二输出端205电连接；第二逻辑单元220用于将控制信号Ctl与第一反馈信号进行逻辑转换，以根据控制信号Ctl和第一反馈信号生成下拉控制信号。
图6为本发明实施例提供的又一种MOS驱动电路的电路示意图。参见图6，在上述各实施例的基础上，可选地，上拉晶体管M4为P型晶体管，下拉晶体管M5为N型晶体管。第一逻辑单元210包括第一反相器X12和或非门X11，第一反相器X12的输入端与第一逻辑单元210的第一输入端211电连接；或非门X11的第一输入端与第一反相器X12的输出端电连接，或非门X11的第二输入端与第一逻辑单元210的第二输入端212电连接，或非门X11的输出端与第一逻辑单元210的输出端213电连接。第二逻辑单元220包括第二反相器X13和与非门X14，第二反相器X13的输入端与第二逻辑单元220的第一输入端221电连接；与非门X14的第一输入端与第二反相器X13的输出端电连接，与非门X14的第二输入端与第二逻辑单元220的第二输入端222电连接，与非门X14的输出端与第二逻辑单元220的输出端223电连接。
示例性地，该MOS驱动电路的工作原理如下：
当下拉晶体管M5的栅极电压高于第二比较器CMP2的比较阈值时，即下拉晶体管M5处于导通状态时，第二比较器CMP2输出的信号由“0”翻转为“1”，输出的“1”传输至或非门X11。或非门X11的逻辑功能是在其两个输入端输入均为低电位时，输出高电位，那么当“1”传输至或非门X11的一个输入端时，其输出端输出保持低电位。通过第一反相器X12链模块300的驱动之后使得上拉晶体管M4的电位保持“1”，即保持高电位，保持上拉晶体管M4的关闭状态。这样，确保了下拉晶体管M5在给栅极寄生电容放电的时候，上拉晶体管M4是关闭的，避免了最后一级反相器100中的上拉晶体管M4和下拉晶体管M5发生穿通电流(shortthrough)的现象。
类似地，当上拉晶体管M4的栅极电压低于第一比较器CMP1的比较阈值时，第一比较器CMP1输出的信号由“1”翻转为“0”，输出的“0”传输至与非门X14。与非门X14的逻辑功能是在其两个输入端均输入高电位时，输出低电位，那么当“0”传输至与非门X14的一个输入端时，其输出端输出保持高电位。通过第二反相器X13链的驱动之后使得下拉晶体管M5的电位保持“0”，即保持低电位，保持下拉晶体管M5的关闭状态。这样，确保了上拉晶体管M4在给栅极寄生电容充电的时候，下拉晶体管M5是关闭的，避免了最后一级反相器100中的上拉晶体管M4和下拉晶体管M5发生穿通电流(short through)的现象。
图7为本发明实施例提供的又一种MOS驱动电路的电路示意图。参见图7，在上述各实施例的基础上，可选地，第一反相器X12链模块300包括级联连接的至少一级第七反相器；第二反相器X13链模块400包括级联连接的至少一级第八反相器。
可选地，第一反相器X12链模块300包括三级第七反相器，分别为第七反相器X5、第七反相器X6和第七反相器X7；第二反相器X13链模块400包括三级第八反相器，分别为第八反相器X8、第八反相器X9和第八反相器X10。
其中，三级第七反相器的尺寸逐渐变大，第七反相器X6的尺寸是第七反相器X5的8倍，第七反相器X7的尺寸是第七反相器X6的8倍。三级第八反相器的尺寸逐渐变大，第八反相器X9的尺寸是第八反相器X8的8倍，第八反相器X10的尺寸是第八反相器X9的8倍。最后一级反相器100的尺寸是第七反相器X6(或第八反相器X10)的8倍。
这样，该MOS驱动电路包括四级反相器，且采用相同的倍数逐级放大，这样使得每一级的反相器都有相同的延时，可以使得控制信号Ctl到驱动信号GateDrv的总延时最小。
图8为本发明实施例提供的一种MOS驱动电路时序示意图。结合图7和图8进一步说明本发明实施例的工作原理。
在图8中，曲线L1表示控制信号Ctl的电压波形，曲线L2表示节点node6的电压波形，曲线L3表示节点node9的电压波形，曲线L4表示上拉晶体管M4电流IM4的波形，曲线L5表示下拉晶体管M5电流IM5的波形，曲线L6表示驱动信号GateDrv的电压波形。时间段t0-t4表示驱动信号GateDrv由高电位VDD切换至低电位GND的过程；时间段t5-t9表示驱动信号GateDrv由低电位GND切换至高电位VDD的过程。
在时间段t0-t4的具体驱动过程为：
在时刻t0，控制信号Ctl由高电位VDD变为低电位GND，节点node6的电压立刻开始上升，由于第一比较器CMP1的输出电压并没有翻转，节点node9的电位不会变化。
在时刻t1，节点node6的电位达到第一比较器CMP1的比较阈值，上拉晶体管M4关闭，此时第一比较器CMP1输出电压发生翻转，节点node9的电压开始上升。
在时刻t2，节点node9的电压上升到下拉晶体管M5的阈值电压Vthm5，下拉晶体管M5的电流开始上升，驱动信号GateDrv的电压被下拉晶体管M5往下拉。
在时刻t3，下拉晶体管M5的电流升至+I5而后开始下降，其中“+”表示电流方向，节点node9的电压升至高电位VDD而后保持高电位VDD，驱动信号GateDrv的电压继续下降。
在时刻t4，驱动信号GateDrv的电压被拉到低电位GND，下拉晶体管M5的电流降至0，驱动信号GateDrv的电压切换完成。
由时间段t0-t4可以看出，在整个驱动信号GateDrv从高电位VDD被驱动至低电位GND的过程中只有下拉晶体管M5有电流，而上拉晶体管M4完全没有电流。
在时间段t5-t9的具体驱动过程为：
在时刻t5，控制信号Ctl由低电位GND变为高电位VDD，节点node9的电压立刻开始下降，由于第二比较器CMP2的输出电压并没有翻转，节点node6的电位不会变化，上拉晶体管M4仍保持关闭状态。
在时刻t6，节点node9的电位降至第二比较器CMP2的比较阈值，下拉晶体管M5关闭，此时第二比较器CMP2输出电压发生翻转，节点node6的电压开始下降。
在时刻t7，节点node6的电压下降到VDD-Vthm4，上拉晶体管M4的电流开始上升，驱动信号GateDrv的电压被上拉晶体管M4往上拉。
在时刻t8，上拉晶体管M4的电流升至-I6而后开始下降，其中“-”表示电流方向。节点node6的电压降至低电位GND而后保持低电位GND，驱动信号GateDrv的电压继续上升。
在时刻t9，驱动信号GateDrv的电压被拉到高电位VDD，上拉晶体管M4的电流降至0，驱动信号GateDrv的电压切换完成。
由时间段t5-t9可以看出，在整个驱动信号GateDrv从低电位GND被驱动至高电位VDD的过程中只有上拉晶体管M4有电流，而下拉晶体管M5完全没有电流。
由上述驱动过程可以看出，第一比较器CMP1和第二比较器CMP2的设置能够准确地反馈最后一级反相器100的上拉晶体管M4和下拉晶体管M5的工作状态，从而确保在上拉晶体管M4完全关闭的状态下开启下拉晶体管M5，以及在下拉晶体管M5完全关闭的状态下开启上拉晶体管M4。
在上述实施例中，第一比较器CMP1和第二比较器CMP2的响应速度会影响MOS驱动电路的驱动速度，因此需要将第一比较器CMP1和第二比较器CMP2设置为快速比较器，以使第一比较器CMP1和第二比较器CMP2具有ns级的响应速度，减小上拉晶体管M4和下拉晶体管M5切换导通的死区时间(dead-time)。下面就第一比较器CMP1和第二比较器CMP2的设置方式进行说明，但不作为对本发明的限定。
图9为本发明实施例提供的一种第一比较器的电路示意图。参见图9，在一种实施方式中，可选地，第一比较器CMP1包括：第一P型晶体管M6、第一N型晶体管M7、第三反相器X17、第四反相器X18和第二N型晶体管M8。其中，第一P型晶体管M6的栅极和第一N型晶体管M7的栅极短接，并作为第一比较器CMP1的输入端151。第一P型晶体管M6的源极接入第一电源(例如高电位VDD)，第一P型晶体管M6的漏极与第一N型晶体管M7的漏极电连接，第一N型晶体管M7的源极接入第二电源(例如低电位GND)。第三反相器X17的输入端与第一P型晶体管M6的漏极电连接，第三反相器X17的输出端与第四反相器X18的输入端电连接，第四反相器X18的输出端作为第一比较器CMP1的输出端152。第二N型晶体管M8的栅极与第三反相器X17的输出端电连接，第二N型晶体管M8的源极接入第二电源，第二N型晶体管M8的漏极与第一P型晶体管M6的漏极电连接。
这样设置，使得第一比较器CMP1的响应速度较快，能够达到ns级的响应速度，减小了上拉晶体管M4和下拉晶体管M5切换导通的死区时间(dead-time)。
继续参见图9，可选地，第一P型晶体管M6的宽长比与第一N型晶体管M7的宽长比的比值大于或等于20；且第一P型晶体管M6的阈值电压与上拉晶体管M4的阈值电压相等。这样设置，使得第一P型晶体管M6的宽长比远大于第一N型晶体管M7的宽长比，当第一比较器CMP1的输入端的电压由高电位VDD下降时，翻转的阈值为VDD-Vthm6，且第一P型晶体管M6的阈值电压Vthm6与上拉晶体管M4的阈值电压Vthm4相等，即第一比较器CMP1的翻转的阈值为VDD-Vthm4，从而能够准确反馈上拉晶体管的导通和截止状态。
优选地，第一P型晶体管M6的宽长比与第一N型晶体管M7的宽长比的比值大于或等于100。示例性地，第一P型晶体管M6的宽长比W/L的值为4um/0.5um，第一N型晶体管M7的宽长比W/L的值为0.5um/20um。
可选地，第一P型晶体管M6的宽长比与第二N型晶体管M8的宽长比大于或等于2，例如，第二N型晶体管M8的宽长比W/L的值为2um/0.5um，以向第一比较器CMP1提供迟滞，使得输入端151输入信号的上升沿的阈值为VDD/2左右，从而防止第一比较器CMP1在阈值上来回震荡。
图10为本发明实施例提供的一种第二比较器的电路示意图。参见图10，在一种实施方式中，可选地，第二比较器CMP2包括：第二P型晶体管M10、第三N型晶体管M9、第五反相器X19、第六反相器X20和第三P型晶体管M11。其中，第二P型晶体管M10的栅极和第三N型晶体管M9的栅极短接，并作为第二比较器CMP2的输入端161。第二P型晶体管M10的源极接入第一电源(例如高电位VDD)，第二P型晶体管M10的漏极与第三N型晶体管M9的漏极电连接，第三N型晶体管M9的源极接入第二电源(例如低电位GND)。第五反相器X19的输入端与第二P型晶体管M10的漏极电连接，第五反相器X19的输出端与第六反相器X20的输入端电连接，第六反相器X20的输出端作为第二比较器CMP2的输出端162。第三P型晶体管M11的栅极与第五反相器X19的输出端电连接，第三P型晶体管M11的源极接入第一电源，第三P型晶体管的漏极与第二P型晶体管M10的漏极电连接。
这样设置，使得第二比较器CMP2的响应速度较快，能够达到ns级的响应速度，减小了上拉晶体管M4和下拉晶体管M5切换导通的死区时间(dead-time)。
继续参见图10，可选地，第三N型晶体管M9的宽长比与第二P型晶体管M10的宽长比的比值大于或等于20；且第三N型晶体管M9的阈值电压与下拉晶体管M5的阈值电压相等。这样设置，使得第二P型晶体管M10的宽长比远小于第三N型晶体管M9的宽长比，当第二比较器CMP2的输入端161的电压由低电位GND上升时，翻转的阈值为Vthm9，且第三N型晶体管M9的阈值电压Vthm9与下拉晶体管M5的阈值电压Vthm5相等，即第二比较器CMP2的翻转的阈值为Vthm5，从而能够准确反馈下拉晶体管的导通和截止状态。
可选地，第三N型晶体管M9的宽长比与第二P型晶体管M10的宽长比的比值大于或等于100。例如，第二P型晶体管M10的宽长比W/L的值为0.5um/20um，第三N型晶体管M9的宽长比W/L的值为2um/0.5um。
可选地，第三P型晶体管M11的宽长比的W/L与三N型晶体管M9的宽长比W/L的比值大于后等于2，例如，第三P型晶体管M11的宽长比的W/L值为4um/0.5um，以向第二比较器CMP2提供迟滞，使得输入端161输入信号的下降沿的阈值为VDD/2左右，从而防止第二比较器CMP2在阈值上来回震荡。
本发明实施例还提供了一种集成电路芯片。图11为本发明实施例提供的一种集成电路芯片的电路示意图。参见图11，该集成电路芯片包括本发明任意实施例所提供的MOS驱动电路1，其技术原理和产生的效果类似，不再赘述。
继续参见图11，MOS驱动电路1的驱动输出端与功率MOS M3的栅极电连接。
需要说明的是，在图11中示例性地示出了集成电路芯片包括有功率MOS M3，并非对本发明的限定。在实际应用中，集成电路芯片的设置方式有多种，还可以设置为不包括功率MOS M3，具体可以根据集成电路芯片的功能进行设定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种MOS驱动电路，其特征在于，包括：
上拉晶体管和下拉晶体管，所述上拉晶体管和所述下拉晶体管作为所述MOS驱动电路的最后一级反相器，且所述最后一级反相器的输出端作为所述MOS驱动电路的驱动输出端；
第一比较器，所述第一比较器的输入端与所述上拉晶体管的栅极电连接；所述第一比较器用于根据所述上拉晶体管的栅极电压，反馈所述上拉晶体管的工作状态，并输出第一反馈信号；
第二比较器，所述第二比较器的输入端与所述下拉晶体管的栅极电连接；所述第二比较器用于根据所述下拉晶体管的栅极电压，反馈所述下拉晶体管的工作状态，并输出第二反馈信号；
逻辑转换模块，包括第一比较输入端、第二比较输入端、控制信号输入端、第一输出端和第二输出端；所述第一比较输入端与所述第一比较器的输出端电连接，所述第二比较输入端与所述第二比较器的输出端电连接，所述控制信号输入端接入控制信号；所述逻辑转换模块用于根据所述控制信号、所述第一反馈信号和所述第二反馈信号，在其第一输出端输出上拉控制信号，以在所述下拉晶体管导通时控制所述上拉晶体管断开；在其第二输出端输出下拉控制信号，以在所述上拉晶体管导通时控制所述下拉晶体管断开；
所述逻辑转换模块包括：
第一逻辑单元，所述第一逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第一逻辑单元的第二输入端与所述逻辑转换模块的第二比较输入端电连接，所述第一逻辑单元的输出端与所述逻辑转换模块的第一输出端电连接；所述第一逻辑单元用于将所述控制信号与所述第二反馈信号进行逻辑转换，以根据所述控制信号和所述第二反馈信号生成所述上拉控制信号；
第二逻辑单元，所述第二逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第二逻辑单元的第二输入端与所述逻辑转换模块的第一比较输入端电连接，所述第二逻辑单元的输出端与所述逻辑转换模块的第二输出端电连接；所述第二逻辑单元用于将所述控制信号与所述第一反馈信号进行逻辑转换，以根据所述控制信号和所述第一反馈信号生成所述下拉控制信号。
2.根据权利要求1所述的MOS驱动电路，其特征在于，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
所述第一逻辑单元包括第一反相器和或非门，所述第一反相器的输入端与所述第一逻辑单元的第一输入端电连接；所述或非门的第一输入端与所述第一反相器的输出端电连接，所述或非门的第二输入端与所述第一逻辑单元的第二输入端电连接，所述或非门的输出端与所述第一逻辑单元的输出端电连接；
所述第二逻辑单元包括第二反相器和与非门，所述第二反相器的输入端与所述第二逻辑单元的第一输入端电连接；所述与非门的第一输入端与所述第二反相器的输出端电连接，所述与非门的第二输入端与所述第二逻辑单元的第二输入端电连接，所述与非门的输出端与所述第二逻辑单元的输出端电连接。
3.根据权利要求1所述的MOS驱动电路，其特征在于，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
第一比较器包括：第一P型晶体管、第一N型晶体管、第三反相器、第四反相器和第二N型晶体管；
所述第一P型晶体管的栅极和所述第一N型晶体管的栅极短接，并作为所述第一比较器的输入端；
所述第一P型晶体管的源极接入第一电源，所述第一P型晶体管的漏极与所述第一N型晶体管的漏极电连接，所述第一N型晶体管的源极接入第二电源；
所述第三反相器的输入端与所述第一P型晶体管的漏极电连接，所述第三反相器的输出端与所述第四反相器的输入端电连接，所述第四反相器的输出端作为所述第一比较器的输出端；
所述第二N型晶体管的栅极与所述第三反相器的输出端电连接，所述第二N型晶体管的源极接入所述第二电源，所述第二N型晶体管的漏极与所述第一P型晶体管的漏极电连接。
4.根据权利要求3所述的MOS驱动电路，其特征在于，所述第一P型晶体管的宽长比与所述第一N型晶体管的宽长比的比值大于或等于20；且所述第一P型晶体管的阈值电压与所述上拉晶体管的阈值电压相等。
5.根据权利要求1所述的MOS驱动电路，其特征在于，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
第二比较器包括：第二P型晶体管、第三N型晶体管、第五反相器、第六反相器和第三P型晶体管；
所述第二P型晶体管的栅极和所述第三N型晶体管的栅极短接，并作为所述第二比较器的输入端；
所述第二P型晶体管的源极接入第一电源，所述第二P型晶体管的漏极与所述第三N型晶体管的漏极电连接，所述第三N型晶体管的源极接入第二电源；
所述第五反相器的输入端与所述第二P型晶体管的漏极电连接，所述第五反相器的输出端与所述第六反相器的输入端电连接，所述第六反相器的输出端作为所述第二比较器的输出端；
所述第三P型晶体管的栅极与所述第五反相器的输出端电连接，所述第三P型晶体管的源极接入所述第一电源，所述三P型晶体管的漏极与所述第二P型晶体管的漏极电连接。
6.根据权利要求5所述的MOS驱动电路，其特征在于，所述第三N型晶体管的宽长比与所述第二P型晶体管的宽长比的比值大于或等于20；且所述第三N型晶体管的阈值电压与所述下拉晶体管的阈值电压相等。
7.根据权利要求1所述的MOS驱动电路，其特征在于，还包括：
第一反相器链模块，所述第一反相器链模块的输入端与所述逻辑转换模块的第一输出端电连接，所述第一反相器链模块的输出端与所述上拉晶体管的栅极电连接；所述第一反相器链模块用于对上拉控制信号进行逐级反相，并输出至所述上拉晶体管的栅极；
第二反相器链模块，所述第二反相器链模块的输入端与所述逻辑转换模块的第二输出端电连接，所述第二反相器链模块的输出端与所述下拉晶体管的栅极电连接；所述第二反相器链模块用于对下拉控制信号进行逐级反相，并输出至所述下拉晶体管的栅极。
8.根据权利要求7所述的MOS驱动电路，其特征在于，所述第一反相器链模块包括级联连接的至少一级第七反相器；
所述第二反相器链模块包括级联连接的至少一级第八反相器。
9.一种集成电路芯片，其特征在于，包括：如权利要求1-8任一项所述的MOS驱动电路。
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* Cited by examiner, † Cited by third party
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CN114039589B (zh) * 2021-11-10 2023-04-07 深圳达人高科电子有限公司 Mos管驱动电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102096433A (zh) * 2009-12-14 2011-06-15 海力士半导体有限公司 内部电压发生器
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102096433A (zh) * 2009-12-14 2011-06-15 海力士半导体有限公司 内部电压发生器
CN106992670A (zh) * 2017-04-07 2017-07-28 西安电子科技大学 用于pfm模式升压型dc‑dc转换器的自适应导通时间控制电路

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