CN112332824B - 具有缓冲结构的驱动电路以及集成电路 - Google Patents

Abstract

本申请提供一种具有缓冲结构的驱动电路以及集成电路，包括缓冲结构、第一晶体管、第二晶体管、第三晶体管、第一反相器和第二反相器，其中，第一反相器的输出端通过第二反相器后连接至第一晶体管，第一反相器的输出端连接至第二晶体管，第一反相器的输出端通过缓冲结构后连接至第三晶体管。如此，在原有电路基础上加入了第三晶体管和缓冲结构，利用缓冲结构提供延时，以缓解原有电路中第一晶体管和第二晶体管之间存在的延时，以避免在输入信号电平变化时，存在的第一晶体管、第二晶体管同时导通的问题。

Description

具有缓冲结构的驱动电路以及集成电路

技术领域

本申请涉及驱动电路技术领域，具体而言，涉及一种具有缓冲结构的驱动电路以及集成电路。

背景技术

随着氮化镓工艺的不断成熟，氮化镓基高电子迁移率晶体管已经实现商业化，氮化镓器件具有高功率、高频率、高效率、高耐压等特性。虽然氮化镓器件具有诸多优异性能，但是氮化镓功率器件还是存在缺陷，如氮化镓功率器件漏端电压高转换率、漏端电流高换流率，使得电路对于寄生电感更加敏感，此外，氮化镓功率器件的阈值电压较低，对于栅极驱动电路要求较高。

为了解决上述氮化镓功率器件存在的缺陷，目前采用的方式是将栅极驱动电路与氮化镓功率器件进行单芯片集成。但是，由于氮化镓功率器件没有类似传统Si工艺中P-MOS功能，在栅极驱动电路中，上拉管和下拉管由于其电路连接结构，导致上拉管栅极信号与下拉管栅极信号之间存在延时。在信号电平转换时，由于存在该延时，可能出现上下管同时导通，造成电源短路，增加功耗，严重时可能损坏器件。

发明内容

本申请的目的包括，例如，提供了一种具有缓冲结构的驱动电路以及集成电路，其能够延时传输时间、避免电源短路。

本申请的实施例可以这样实现：

第一方面，本申请实施例提供一种具有缓冲结构的驱动电路，包括：缓冲结构、第一晶体管、第二晶体管、第三晶体管、第一反相器和第二反相器；

所述第一反相器的输入端作为所述驱动电路的输入端；

所述第一反相器的输出端分别连接至所述缓冲结构的输入端、第二反相器的输入端、第二晶体管的栅极；

所述缓冲结构的输出端连接至所述第三晶体管的栅极；

所述第二反相器的输出端连接至所述第一晶体管的栅极；

所述第一晶体管的漏极连接电源；

所述第一晶体管的源极与所述第二晶体管的漏极相连接，连接点作为所述驱动电路的输出端；

所述第二晶体管的源极与所述第三晶体管的漏极相连接，所述第三晶体管的源极接地。

在可选的实施方式中，所述缓冲结构包括缓冲组；

所述缓冲组包括第一子反相器和第二子反相器；

所述第一子反相器的输入端连接至所述第一反相器的输出端；

所述第二子反相器的输入端连接至所述第一子反相器的输出端，所述第二子反相器的输出端作为缓冲组的输出端；

所述第一子反相器、第二子反相器均由反相电路构成。

在可选的实施方式中，所述缓冲组包括多组，多组所述缓冲组串联连接以构成多级缓冲组。

在可选的实施方式中，所述反相电路由第四晶体管与负载单元构成；

所述第四晶体管的栅极作为所述反相电路的输入端，所述第四晶体管的源极接地，所述负载单元的一端连接至电源、另一端与所述第四晶体管的漏极的连接点作为所述反相电路的输出端；

所述负载单元为电阻或耗尽型晶体管，所述第四晶体管为增强型晶体管。

在可选的实施方式中，在所述负载单元为电阻时，所述负载单元的一端连接至电源，所述负载单元的另一端连接至所述第四晶体管的漏极；

在所述负载单元为耗尽型晶体管时，所述负载单元的漏极连接至电源，所述负载单元的栅极连接至该负载单元的源极后与所述第四晶体管的漏极相连。

在可选的实施方式中，所述第一反相器包括第五晶体管和第一电阻；

所述第一电阻一端连接至电源，所述第一电阻另一端连接至所述第五晶体管的漏极的连接点作为所述第一反相器的输出端；

所述第五晶体管的栅极作为所述第一反相器的输入端，所述第五晶体管的源极接地；

所述第五晶体管为增强型晶体管。

在可选的实施方式中，所述第二反相器包括第六晶体管和第二电阻；

所述第二电阻一端连接至电源，所述第二电阻另一端连接至第六晶体管的漏极的连接点作为所述第二反相器的输出端；

所述第六晶体管的栅极作为所述第二反相器的输入端，所述第六晶体管的源极接地；

所述第六晶体管为增强型晶体管。

在可选的实施方式中，所述增强型晶体管为GaNE-HEMT器件，所述耗尽型晶体管为GaND-HEMT器件。

第二方面，本申请实施例提供一种集成电路，包括：

功率元件，包括源极、漏极和栅极；

上述任意一项所述的具有缓冲结构的驱动电路；

所述驱动电路的输出端连接至所述功率元件的栅极。

在可选的实施方式中，所述功率元件为氮化镓基晶体管。

本申请实施例的有益效果包括，例如：

本申请提供的具有缓冲结构的驱动电路以及集成电路，包括缓冲结构、第一晶体管、第二晶体管、第三晶体管、第一反相器和第二反相器。其中，第一反相器的输出端通过第二反相器后连接至第一晶体管，第一反相器的输出端连接至第二晶体管，第一反相器的输出端通过缓冲结构后连接至第三晶体管。如此，在原有电路基础上加入了第三晶体管和缓冲结构，利用缓冲结构提供延时，以缓解原有电路中第一晶体管和第二晶体管之间存在的延时，以避免在输入信号电平变化时，存在的第一晶体管、第二晶体管同时导通的问题。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的驱动电路的电路原理图之一；

图2为本申请实施例提供的驱动电路的电路原理图之二；

图3为本申请实施例提供的驱动电路的电路原理图之三；

图4为本申请实施例提供的驱动电路的信号时序图；

图5为本申请实施例提供的集成电路的电路原理图。

图标：10-缓冲结构；11-第一子反相器；12-第二子反相器；21-第一反相器；22-第二反相器；31-第一晶体管；32-第二晶体管；33-第三晶体管。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

此外，在本申请中所使用的用词“包含”、“包括”、“具有”、“含有”等，均未开放性的用于，即意指“包含但不限于”。此外，本文中使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

在本申请中，当一元件被称为“连接”或“耦合”时，可指“电性连接”“电性耦接”。“连接”或“耦接”也可用以标识二个或多个元件相互搭配操作或互动。此外，虽然本申请中使用“第一”、“第二”等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，也非用以限定本发明。

请参阅图1，为本申请实施例提供的具有缓冲结构的驱动电路的电路原理图。该驱动电路包括缓冲结构10、第一晶体管31、第二晶体管32、第三晶体管33、第一反相器21和第二反相器22。本实施例所提供的驱动电路，相比传统的驱动电路而言，增加了缓冲结构10和第三晶体管33。

在传统的驱动电路中，其中，第一晶体管31的栅极信号是由输入信号经过第一反相器21和第二反相器22得到，而第二晶体管32的栅极信号是由输入信号经过第一反相器21得到。该结构会导致第一晶体管31的栅极信号与第二晶体管32的栅极信号之间存在延时。在输入信号由高电平转为低电平时，由于存在该延时，存在一个时间段，在该时间段内第一晶体管31和第二晶体管32同时导通，造成电源短路，增大功耗，严重时可能损坏器件。

针对上述传统驱动电路中存在的缺陷，因此，本申请中，在驱动电路中加入了缓冲结构10和第三晶体管33。

本实施例所提供的驱动电路中，第一反相器21的输入端作为驱动电路的输入端Vin，第一反相器21的输出端分别连接至缓冲结构10的输入端、第二反相器22的输入端以及第二晶体管32的栅极。而缓冲结构10的输出端连接至第三晶体管33的栅极，第二反相器22的输出端连接至第一晶体管31的栅极，第一晶体管31的漏极连接电源VDD。第一晶体管31的源极与第二晶体管32的漏极相连接，连接点作为驱动电路的输出端Vout。第二晶体管32的源极与第三晶体管33的漏极相连接，第三晶体管33的源极接地。

本实施例中，在驱动电路的原有结构基础上增加了第三晶体管33和缓冲结构10，其中，缓冲结构10可控制信号传播时间，起到延迟信号传输时间的目的。第一反相器21的输出端通过第二反相器22后连接至第一晶体管31，第一反相器21的输出端连接至第二晶体管32，第一反相器21的输出端通过缓冲结构10后连接至第三晶体管33。

如此，在由第一晶体管31、第二晶体管32和第三晶体管33构成图腾柱的情形下，可利用缓冲结构10提供信号传输延时，以缓解原有电路中第一晶体管31和第二晶体管32之间存在的延时，在输入信号电平变化时，该驱动电路由于具有死区时间，可避免输入信号电平变化时，存在的第一晶体管31、第二晶体管32同时导通的问题。

在本实施例中，第一晶体管31、第二晶体管32和第三晶体管33可为增强型晶体管，如氮化镓晶体管，GaN E-HEMT器件。

在输入信号由高变低时，输入信号经过第一反相器21、第二反相器22后到达第一晶体管31后，第一晶体管31会先关断。输入信号经过第一反相器21、缓冲结构10，通过缓冲结构10的缓冲延时之后，到达第三晶体管33，使第三晶体管33导通。如此，可以避免图腾柱的上下管同时导通的现象。

在本实施中，驱动电路中的缓冲结构10包括缓冲组，缓冲组包括第一子反相器11和第二子反相器12，其中，第一子反相器11的输入端连接至第一反相器21的输出端，第二子反相器12的输入端连接至第一子反相器11的输出端，第二子反相器12的输出端作为缓冲组的输出端。

本实施例中，第一子反相器11和第二子反相器12均由反相电路构成。如此，由第一子反相器11和第二子反相器12构成的缓冲组不会引起电平的变化，仅起到延迟信号传输时间的目的。

本实施例中，缓冲结构10所包含的缓冲组可以为一组、二组或多组，实施时，可以根据实际需求设置所需数量的缓冲组，以达到所需的延迟处理的目的。

缓冲组中第一子反相器11和第二子反相器12均由反相电路构成，反相电路由第四晶体管与负载单元构成，其中，第四晶体管的栅极作为反相电路的输入端，第四晶体管的源极接地，负载单元的一端连接电源、另一端与第四晶体管的漏极的连接点作为反相电路的输出端。

其中，负载单元为电阻或耗尽型晶体管，第四晶体管为增强型晶体管，如GaNE-HEMT器件。

在负载单元为电阻时，负载单元的一端连接至电源VDD、负载单元的另一端连接至第四晶体管的漏极，第四晶体管的源极接地。在负载单元为耗尽型晶体管时，负载单元的漏极连接至电源VDD，负载单元的栅极连接至该负载单元的源极后与第四晶体管的漏极相连。

在一种实现方式中，缓冲结构包含的缓冲组可为一组，其中，第一子反相器和第二子反相器的负载单元可为电阻，例如，如图1中所示。其中，第一子反相器11可包括晶体管E1和电阻R1，第二子反相器可包括晶体管E2和电阻R2。

其中，电阻R1的一端连接至电源VDD，电阻R1的另一端连接至晶体管E1的漏极。晶体管E1的栅极连接至第一反相器21的输出端，晶体管E1的源极接地。电阻R2的一端连接至电源VDD，电阻R2的另一端连接至晶体管E2的漏极。晶体管E2的栅极连接至第一子反相器11的输出端，晶体管E5的源极接地。

此外，第一子反相器11和第二子反相器12的负载单元更换为耗尽型晶体管时，可如图2中所示，其中，缓冲结构10包含的缓冲组可为一组，第一子反相器11可包括晶体管E1和耗尽型晶体管D1，第二子反相器12可包括晶体管E2和耗尽型晶体管D2。

其中，耗尽型晶体管D1的漏极连接至电源VDD，耗尽型晶体管D1的栅极连接至该耗尽型晶体管D1的源极后与晶体管E1的漏极相连。晶体管E1的栅极连接至第一反相器21的输出端、源极接地。而耗尽型晶体管D2的漏极连接至电源，耗尽型晶体管D2的栅极连接至该耗尽型晶体管D2的源极后与晶体管E2的漏极相连。晶体管E2的栅极连接至第一子反相器11的输出端、源极接地。

本实施例中，耗尽型晶体管D1和耗尽型晶体管D2可为GaN D-HEMT器件。

在一种实现方式中，缓冲结构包含的缓冲组可为两组，例如图3中所示，其中，第一组缓冲组包含第一子反相器11和第二子反相器12，该第一子反相器11可包括晶体管E1和电阻R1，第二子反相器12可包括晶体管E2和电阻R2。第二组缓冲组同样包含第一子反相器11和第二子反相器12，该组中第一子反相器11包括晶体管E3和电阻R3，第二子反相器12包括晶体管E4和电阻R4。

同样地，在图3中的第一子反相器11和第二子反相器12中，其中的电阻可以更换为耗尽型晶体管。

此外，本实施例中，请参阅图1，第一反相器21可包括第五晶体管E5和第一电阻R5，其中，第一电阻R5一端连接至电源VDD，第一电阻R5另一端连接至第五晶体管E5的漏极的连接点作为第一反相器21的输出端。第五晶体管E5的栅极作为第一反相器21的输入端，第五晶体管E5的源极接地。本实施例中，第五晶体管E5可为增强型晶体管，如氮化镓晶体管，GaNE-HEMT器件。利用第一反相器21可实现输入信号的相位的反转。

本实施例中，第二反相器22可包括第六晶体管E6和第二电阻R6，第二电阻R6一端连接至电源VDD，第二电阻R6另一端连接至第六晶体管E6的漏极的连接点作为第二反相器22的输出端。第六晶体管E6的栅极作为第二反相器22的输入端，第六晶体管E6的源极接地。

本实施例中，第六晶体管E6可为增强型晶体管，如氮化镓晶体管，GaN E-HEMT器件。利用第二反相器22可在输入信号经过第一反相器21、缓冲结构10并输出后，对输出的信号进行相位的反转。

此外，本实施例中，第一反相器21中的第一电阻R5也可更换为耗尽型晶体管D3，如图2中所示，耗尽型晶体管D3和第五晶体管E5构成第一反相器21。第二反相器22中的第二电阻R6也可更换为耗尽型晶体管D4，耗尽型晶体管D4和第六晶体管E6构成第二反相器22。其中，耗尽型晶体管D3和耗尽型晶体管D4可为GaN D-HEMT器件。

请结合参阅图2和图4，在图2所示的驱动电路结构下，当输入信号为低时，相应地，第一反相器21的输出端处电压V1为高，缓冲结构10中第一子反相器11的输出端电压V2为低，第二子反相器12的输出端电压V3为高，再经过第二反相器22后输出电压V4为低。可实现在第一晶体管31关断之后，第二晶体管32和第三晶体管33再导通，避免在输入信号电平由高到低时，图腾柱上下管同时导通的现象。

此外，当输入信号为高时，相应地，第一反相器21输出端电压V1为低，缓冲结构10中第一子反相器11的输出端电压V2为高，第二子反相器12的输出端电压V3为低，而第二反相器22的输出端电压V4为高，进而驱动第一晶体管31导通，第二晶体管32和第三晶体管33关断。

请参阅图5，本申请另一实施例还提供一种集成电路，该集成电路包括功率元件E’以及上述任意实施方式中的具有缓冲结构的驱动电路。该功率元件E’可为氮化镓基晶体管。该功率元件包括源极、漏极和栅极，驱动电路的输出端连接至功率元件E’的栅极。

基于上述驱动电路所构成的集成电路中，由于加入了缓冲结构10以避免驱动电路中上拉管和下拉管同时导通的问题。可以实现避免电源短路，对功率元件E’的造成的损坏的问题。

本实施例所提供的集成电路的其他相关细节可参见上述驱动电路的相关描述，本实施例在此不作一一赘述。

综上所述，本申请实施例提供的具有缓冲结构的驱动电路以及集成电路，包括缓冲结构10、第一晶体管31、第二晶体管32、第三晶体管33、第一反相器21和第二反相器22。其中，第一反相器21的输出端通过第二反相器22后连接至第一晶体管31，第一反相器21的输出端连接至第二晶体管32，第一反相器21的输出端通过缓冲结构10后连接至第三晶体管33。如此，在原有电路基础上加入了第三晶体管33和缓冲结构10，利用缓冲结构10提供延时，以缓解原有电路中第一晶体管31和第二晶体管32之间存在的延时，以避免在输入信号电平变化时，存在的第一晶体管31、第二晶体管32同时导通的问题。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种具有缓冲结构的驱动电路，其特征在于，包括：缓冲结构、第一晶体管、第二晶体管、第三晶体管、第一反相器和第二反相器；

所述第一反相器的输入端作为所述驱动电路的输入端；

所述第一反相器的输出端分别连接至所述缓冲结构的输入端、第二反相器的输入端、第二晶体管的栅极；

所述缓冲结构的输出端连接至所述第三晶体管的栅极；

所述第二反相器的输出端连接至所述第一晶体管的栅极；

所述第一晶体管的漏极连接电源；

所述第一晶体管的源极与所述第二晶体管的漏极相连接，连接点作为所述驱动电路的输出端；

所述第二晶体管的源极与所述第三晶体管的漏极相连接，所述第三晶体管的源极接地；

所述缓冲结构包括缓冲组，所述缓冲组包括第一子反相器和第二子反相器；

所述第一子反相器的输入端连接至所述第一反相器的输出端，所述第二子反相器的输入端连接至所述第一子反相器的输出端，所述第二子反相器的输出端作为缓冲组的输出端，所述第一子反相器、第二子反相器均由反相电路构成。

2.根据权利要求1所述的具有缓冲结构的驱动电路，其特征在于，所述缓冲组包括多组，多组所述缓冲组串联连接以构成多级缓冲组。

3.根据权利要求1所述的具有缓冲结构的驱动电路，其特征在于，所述反相电路由第四晶体管与负载单元构成；

所述第四晶体管的栅极作为所述反相电路的输入端，所述第四晶体管的源极接地，所述负载单元的一端连接至电源、另一端与所述第四晶体管的漏极的连接点作为所述反相电路的输出端；

所述负载单元为电阻或耗尽型晶体管，所述第四晶体管为增强型晶体管。

4.根据权利要求3所述的具有缓冲结构的驱动电路，其特征在于，在所述负载单元为电阻时，所述负载单元的一端连接至电源，所述负载单元的另一端连接至所述第四晶体管的漏极；

在所述负载单元为耗尽型晶体管时，所述负载单元的漏极连接至电源，所述负载单元的栅极连接至该负载单元的源极后与所述第四晶体管的漏极相连。

5.根据权利要求1所述的具有缓冲结构的驱动电路，其特征在于，所述第一反相器包括第五晶体管和第一电阻；

所述第一电阻一端连接至电源，所述第一电阻另一端连接至所述第五晶体管的漏极的连接点作为所述第一反相器的输出端；

所述第五晶体管的栅极作为所述第一反相器的输入端，所述第五晶体管的源极接地；

所述第五晶体管为增强型晶体管。

6.根据权利要求1所述的具有缓冲结构的驱动电路，其特征在于，所述第二反相器包括第六晶体管和第二电阻；

所述第二电阻一端连接至电源，所述第二电阻另一端连接至第六晶体管的漏极的连接点作为所述第二反相器的输出端；

所述第六晶体管的栅极作为所述第二反相器的输入端，所述第六晶体管的源极接地；

所述第六晶体管为增强型晶体管。

7.根据权利要求3所述的具有缓冲结构的驱动电路，其特征在于，所述增强型晶体管为GaN E-HEMT器件，所述耗尽型晶体管为GaN D-HEMT器件。

8.一种集成电路，其特征在于，包括：

功率元件，包括源极、漏极和栅极；

权利要求1-7任意一项所述的具有缓冲结构的驱动电路；

所述驱动电路的输出端连接至所述功率元件的栅极。

9.根据权利要求8所述的集成电路，其特征在于，所述功率元件为氮化镓基晶体管。