CN102025365B - 一种降低电压摆幅驱动器 - Google Patents

Abstract

本发明属于数模转换器集成电路技术领域，具体涉及一种改进型降低电压摆幅驱动器。该电路利用电容分压原理，降低输出电压的摆幅，通过调节电容比值来改变摆幅的大小。本发明采用CMOS开关技术改进开关，明显提高输出波形的斜率。该电路同时能够调节差分信号的交叉点的位置，避免差分电流开关同时处在关断的状态，大大提高了数模转换器的动态性能。该电路结构简单，易于实现，适合于高速数模转换器。

Description

一种降低电压摆幅驱动器

技术领域

本发明属于集成电路技术领域，涉及一种降低电压摆幅驱动器。具体涉及一种应用于数模转换器的降低电压摆幅驱动器。

背景技术

随着无线通信技术的发展，通信系统和无线数据传输技术，特别是3G/4G、家庭基站以及军事雷达等技术的不断涌现，高性能的模拟器件成为其发展的瓶颈。模拟部分作为模拟信号和数字信号的转换部分越来越受到重视，通信系统对高速数模转换器(DAC)的需求逐年增大。

对于DAC，衡量其性能的指标有静态和动态两个指标。高速DAC的动态指标很重要。动态指标即是无杂散动态范围(SFDR)。影响DAC动态指标的因素主要有以下几种：(1)电流开关阵列的差分输入信号不同步；(2)最坏情况翻转时的毛刺；(3)电流源阵列输出阻抗的变化；(4)由于差分电流开关同时出在关断状态，造成电流源漏端电压抖动，以至于输出电流抖动。前三种影响因素可以某些技术得到改善，本发明旨在改善第(4)种影响因素。

对于第(4)种影响因素，多篇文献给予了多种相关的解决方法。但方法的本质都是通过改变上升沿和下降沿的交叉点的位置，以使差分电流开关不会同时进入关闭状态。文献【1】中的方法是使上升沿时间和下降沿时间不对称，从而改变交叉点的位置。但这种方法中不对称的上升沿和下降沿造成差分输出的不同步，降低了SFDR。文献【2】中的方法采用有比逻辑的正反馈结构的锁存器，并通过单独为锁存器提供一个电源电压，除了可以进一步调节交叉点，还能够减小信号的串通。但因为单独提供了的电源，使设计复杂化。文献【3】中采用延迟单元改变占空比，从而改变交叉点。

与本发明相关的现有技术有：

[1]T.W.Wu，C.T.Jih，J.C.Chen，etc.A low glitch 10-bit 75-MHz CMOSvideo D/A converter[J].IEEE Journal of Solid-State Circuits，1995，30：68-72.

[2]J.Bastos，A.M.Marques，M.S.J.Steyaert，etc.A 12-bit intrinsicaccuracy high-speed CMOS DAC[J].IEEE Journal of Solid-State Circuits，1998，33：1959-1969.

[3]K.Hiroyuki，N.Yasuyuki，etc.A 350MS 3.3V 8bit CMOS D/A converterusing a delayed driving scheme[J].IEEE Custom Integrated CircuitsConference，1995，10：211-214.

发明内容

本发明的目的是克服现有技术存在的缺陷，提出一种改进型降低电压摆幅驱动器。本发明可以减小信号的串通对差分电流开关的共源点的影响，同时可以进一步改善交叉点的位置，提高DAC的动态特性。

本发明的降低电压摆幅驱动器采用电容分压的原理，输出的电压摆幅值可以调节为地(GND)到电源电压(VDD)之间的任意值，能避免单独为锁存器提供电源，通过减小电压摆幅使得信号串通的影响减小，并改善交叉点的位置。本发明的改进型降低电压摆幅驱动器相对于其他降低电压摆幅驱动器速度更快，结构简单而且功耗小，可采用易于集成的CMOS工艺实现。

本发明的降低电压摆幅驱动器接在DAC结构中的锁存器和差分电流开关之间，如图1所示。输入信号通过锁存器进行同步，并且对交叉点进行预处理，锁存器输出的信号摆幅为GND到VDD，通过降低电压摆幅驱动器后，电压摆幅减小为适当的值，并再次调节了交叉点的位置。调节后的信号用来控制电流开关，大大提高了高速DAC动态性能。

本发明通过图2来说明其实现的原理。图2中，Latch_op，Latch_on为锁存器的差分输出，分别控制开关S₁～S₃和S₄～S₆，其中S₂和S₅是Latch_op与Latch_on通过反相器INV1和INV2进行控制，开关在高电平是导通。四个电容C₁～C₄是用来进行分压，一般C₁＝C₃，C₂＝C₄。根据电容分压原理可知，输出电压Vop和Von分别为：

$V_{\mathrm{on}}=\frac{C_2}{C_1+C_2}{V}_{\mathrm{DD}},$ $V_{\mathrm{op}}=\frac{C_4}{C_3+C_4}{V}_{\mathrm{DD}}.$

在实际设计中，电容的比值是根据输出电压Vop和Von不会使差分电流开关同时进入截止状态来选取适当的值。

本发明中，NMOS管M1、M2、M4、M5与PMOS管M3、M6作为开关，其中，M1管的源端接地，栅端接差分输入信号的正相端，漏端接节点1；M2管的源端接节点1，栅端接节点5，漏端接节点2；M3管的源端接电源，栅端接节点5，漏端接节点2；M4管的源端接地，栅端接差分输入信号的反相端，漏端接节点4；M5管的源端接节点4，栅端接节点6，漏端接节点3；M6管的源端接电源，栅端接节点6，漏端接节点3。NMOS管M9和M10，与PMOS管M7和M8作为MOS管电容，其中，M9的源端、漏端和衬底接地，栅端接节点1；M10的源端、漏端和衬底接地，栅端接节点4；M7的源端、漏端和衬底接电源，栅端接节点2；M8的源端、漏端和衬底接电源，栅端接节点3。PMOS管M11和NMOS管M12组成反相器，PMOS管M13和NMOS管M14组成反相器，其中，M11管的源端接电源，栅端接输入信号的正相端，漏端接节点5，M12管的源端接地，栅端接输入信号的正相端，漏端接节点5；M13管的源端接电源，栅端接输入信号的反相端，漏端接节点6，M12管的源端接地，栅端接输入信号的反相端，漏端接节点6，M15管的源端接2，栅端接输入信号的正相端，漏端接节点1，M16管的源端接3，栅端接输入信号的反相端，漏端接节点4(如图3所示)。

本发明中，所述的降低电压摆幅驱动器，其特征在于其应用于DAC中的位置，即降低电压摆幅驱动器的差分输入端接DAC中锁存器的差分输出端，降低电压摆幅驱动器的差分输出端接差分电流开关的输入端；

本发明中，所述的节点1与2之间接M2和M15组成的CMOS开关，节点3与4之间接M5和M16组成的CMOS开关；

本发明中，所述的节点1和节点4作为差分输出端接PMOS管组成的差分电流开关，节点2和节点3作为差分输出端接NMOS管组成的差分电流开关；

本发明中，作为电容的MOS管M7～M10中，M7和M8由PMOS管组成，M9和M10由NMOS管组成。

本发明的降低电压摆幅驱动器可以通过调节管子的尺寸来改善差分输出电压交叉点的位置。采用采用电容分压原理降低输出电压摆幅，减小信号串通问题的同时优化交叉点的位置。

本发明的优点在于，对于开关S₂和S₅，采用CMOS开关结构，使得输出波形变化更快。结构简单，功耗小。可用于无线通信基站、军事雷达以及无线数据传输等技术中高速数模转换器芯片。

为了便于理解，以下将通过具体的附图和实施例对本发明的进行详细地描述。需要特别指出的是，具体实例和附图仅是为了说明，显然本领域的普通技术人员可以根据本文说明，在本发明的范围内对本发明做出各种各样的修正和改变，这些修正和改变也纳入本发明的范围内。

附图说明

图1本发明的降低电压摆幅驱动器在DAC结构中的位置。

图2本发明的降低电压摆幅驱动器的原理图。

图3本发明的降低电压摆幅驱动器的实现结构，

其中，MOS管M1～M6取代了图2中的开关，MOS管M7～M10取代图2中的电容；M1、M2、M4、M5、M9、M10由NMOS管实现，M3、M6、M7、M8由PMOS实现，M11和M12、M13和M14分别组成反相器；M15与M16为PMOS管。

图4本发明的降低电压摆幅驱动器中二极管的实现结构。

图5本发明的降低电压摆幅驱动器驱动PMOS电流开关的结构图。

图6本发明的降低电压摆幅驱动器驱动NMOS电流开关的结构图。

图7本发明的降低电压摆幅驱动器在驱动PMOS电流开关时的输出。

图8本发明的降低电压摆幅驱动器在驱动NMOS电流开关时的输出。

具体实施方式

实施例1

本实施例结合图3进一步说明本发明的实现结构，技术内容和功效。

图3为本发明的降低电压摆幅驱动器的结构图，其中，MOS管M1～M6取代了图2中的开关，MOS管M7～M10取代图2中的电容；M1、M2、M4、M5、M9、M10由NMOS管实现，M3、M6、M7、M8由PMOS实现，M11和M12、M13和M14分别组成反相器；M15与M16为PMOS管。

对于M7～M10管，分别将每个管子的源端、漏端和衬底接在一起，作为电容的一端。设置M7与M8的尺寸相同，M9与M10的尺寸相同。设M7与M8形成的电容大小为C₁，M9与M10形成的电容大小为C₂。

假设当Latch_op为1，Latch_on为0。开关管M1导通，M2关闭，M3导通，M4关闭，M5导通，M6关闭，M15关闭，M16导通。这样，节点1和节点2被分别拉到地(GND)和电源(VDD)，节点3和节点4的电压通过M5短接在一起，其电压为：

$V_{\mathrm{op}}=\frac{C_1}{C_1+C_2}{V}_{\mathrm{DD}},$ V_on＝0。

假设当Latch_op为0，Latch_on为1。开关管M1关闭，M2导通，M3关闭，M4导通，M5关闭，M6导通，M15导通，M16关闭。这样，节点4和节点3被分别拉到地(GND)和电源(VDD)，节点1和节点2的电压通过M2短接在一起，其电压为：

V_op＝0， $V_{\mathrm{on}}=\frac{C_1}{C_1+C_2}{V}_{\mathrm{DD}}.$

可见，降低电压摆幅驱动器的输出电压通过电容比C₁/(C₁+C₂)被限定在电源电压以内，实现降低电压摆幅的功能。

通过调节开关管M1～M6，M15和M16的尺寸和电容M7～M10的大小来调节上升沿和下降沿时间，进而调节交叉点的位置。

在DAC中，电流开关根据不同的设计有不同的实现方式，可以由PMOS实现，又可以由NMOS实现。如图5，电流开关是由PMOS差分对管组成，降低电压摆幅驱动器的输出端由节点1和节点4接出来。如图6，电流开关是由NMOS差分对管组成，降低电压摆幅驱动器的输出端由节点2和节点3接出来。在以上两种情况下，降低电压摆幅驱动器的输出分别由图7和图8给出。在图7中，电压摆幅范围是0～Vx，在图8中，电压摆幅是VDD～Vx。为了使电流开关在正常工作时，一个导通，一个截止，需要满足min{Vx，(VDD-Vx)}大于开关管的过驱动电压的倍，即

本发明改进了开关S₂和S₅这两个开关，使其导通电阻大大减小，这样输出的波形变化速度更快。

Claims (4)

1.一种降低电压摆幅驱动器，其特征在于，其接在DAC结构中的锁存器和差分电流开关之间，输入信号通过锁存器进行同步，并且对差分输出电压交叉点进行预处理，锁存器输出的信号通过所述的降低电压摆幅驱动器后，电压摆幅减小为适当值，并再次调节差分输出电压交叉点的位置，调节后的信号差分控制电流开关；在所述降低电压摆幅驱动器中：

以NMOS管M1、M2、M4、M5与PMOS管M3、M6作为开关，其中，M1管的源端接地，栅端接差分输入信号的正相端，漏端接节点1；M2管的源端接节点1，栅端接节点5，漏端接节点2；M3管的源端接电源，栅端接节点5，漏端接节点2；M4管的源端接地，栅端接差分输入信号的反相端，漏端接节点4；M5管的源端接节点4，栅端接节点6，漏端接节点3；M6管的源端接电源，栅端接节点6，漏端接节点3；NMOS管M9和M10，与PMOS管M7和M8作为MOS管电容，其中，M9的源端、漏端和衬底接地，栅端接节点1；M10的源端、漏端和衬底接地，栅端接节点4；M7的源端、漏端和衬底接电源，栅端接节点2；M8的源端、漏端和衬底接电源，栅端接节点3；PMOS管M11和NMOS管M12组成反相器，PMOS管M13和NMOS管M14组成反相器，其中，M11管的源端接电源，栅端接差分输入信号的正相端，漏端接节点5，M12管的源端接地，栅端接差分输入信号的正相端，漏端接节点5；M13管的源端接电源，栅端接差分输入信号的反相端，漏端接节点6，M14管的源端接地，栅端接差分输入信号的反相端，漏端接节点6，PMOS管M15管的源端接节点2，栅端接差分输入信号的正相端，漏端接节点1，PMOS管M16管的源端接节点3，栅端接差分输入信号的反相端，漏端接节点4。

2.根据权利要求1所述的降低电压摆幅驱动器，其特征在于，所述降低电压摆幅驱动器用于DAC中的位置为：降低电压摆幅驱动器的差分输入端接DAC中锁存器的差分输出端，降低电压摆幅驱动器的差分输出端接差分电流开关的输入端。

3.根据权利要求1所述的降低电压摆幅驱动器，其特征在于，所述的节点1与2之间的M2和M15组成CMOS开关，节点3与4之间的M5和M16组成CMOS开关。

4.根据权利要求1所述的降低电压摆幅驱动器，其特征在于，所述的节点1和节点4作为差分输出端接PMOS管组成的差分电流开关，或者，节点2和节点3作为差分输出端接NMOS管组成的差分电流开关。

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