CN212543759U - 一种适用于高速dac的电流开关驱动器 - Google Patents

一种适用于高速dac的电流开关驱动器 Download PDF

Info

Publication number
CN212543759U
CN212543759U CN202022190646.4U CN202022190646U CN212543759U CN 212543759 U CN212543759 U CN 212543759U CN 202022190646 U CN202022190646 U CN 202022190646U CN 212543759 U CN212543759 U CN 212543759U
Authority
CN
China
Prior art keywords
circuit
pmos transistor
signal
synchronous latch
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202022190646.4U
Other languages
English (en)
Inventor
段吉海
黄秀玲
韦保林
徐卫林
韦雪明
岳宏卫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guilin University of Electronic Technology
Original Assignee
Guilin University of Electronic Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guilin University of Electronic Technology filed Critical Guilin University of Electronic Technology
Priority to CN202022190646.4U priority Critical patent/CN212543759U/zh
Application granted granted Critical
Publication of CN212543759U publication Critical patent/CN212543759U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electronic Switches (AREA)

Abstract

本实用新型公开一种适用于高速DAC的电流开关驱动器，由同步锁存电路、限幅低交叉电路和电流开关电路组成；同步锁存电路的同步锁存电路输入采样时钟信号CLK和输入信号VIN；同步锁存电路的同步锁存信号DP和DN的输出端分别连接限幅低交叉电路的同步锁存信号DP和DN的输入端；限幅低交叉电路的开关驱动信号DSP和DSN的输出端分别连接电流开关电路的开关驱动信号DSP和DSN的输入端连接；电流开关电路输出输出信号OUTP和OUTN。本实用新型能够有效降低开关信号幅度和开关信号交叉点，并减小版图的面积。

Description

一种适用于高速DAC的电流开关驱动器
技术领域
本实用新型涉及集成电路设计技术领域，具体涉及一种适用于高速DAC的电流开关驱动器。
背景技术
随着数字信号处理技术的高速发展，电子系统对D/A转换器的速度与精度均提出更高要求。高速高精度D/A转换器是军事电子系统中至关重要的器件，其性能已成为军事通信、雷达、电子对抗等武器系统的瓶颈，其性能指标直接决定了无线发射系统的频带宽度和信号质量。
电流舵DAC是高速DAC的理想结构，而其中的电流开关驱动器是影响高速DAC动态性能的重要因素，电流开关驱动器对高速DAC动态性能的影响因素主要有几个方面：第一个是电流开关驱动信号的不同步，电流舵DAC在信号的传输过程中，由于传输线的长短不一致，以及在电路中存在的寄生电容导致信号延迟，使数字控制信号到达电流源开关管的时间不一致，就会导致输出信号出现毛刺，影响DAC的动态性能。第二个是电流开关驱动信号的时钟馈通，驱动信号进行高速的高低电平切换时，驱动信号与电流开关输出进行电容耦合，使输出电流源的输出电压产生浮动。对于不包含校正电路的DAC来说，会在输出负载电阻上的压降瞬间产生毛刺。第三个就是电流开关的同时关断。当差分驱动信号的上升时间和下降时间完全相等时，则在驱动信号高低电平切换时，会引起PMOS电流开关的同时关断，引起电流源的输出电流的瞬间关闭，使DAC的输出电流出现毛刺。第四是信号的摆幅，一般来说，来自前面模块的信号是数字的，其电压摆幅从地到电源电压水平变化。因此，当这些信号直接应用于开关时，开关速度受到限制，功率消耗增加。
针对于以上的问题，在许多论文也提出了很多的解决方法，比如在低交叉点电路中加入预导通管，使输出的信号下降比较平缓，从而使开关信号的非对称性得到改善，加入信号馈通补偿电路等来改善时钟馈通效应等。但是这样同时会使电路也变得愈加复杂。且传统的开关驱动电路是在信号低交叉点电路后再加一个限幅电路，这样使得电路的面积变大。
实用新型内容
本实用新型所要解决的是传统的电流开关驱动器的驱动开关信号不对称以及转换速率低和版图面积过大的问题，提供一种适用于高速DAC的电流开关驱动器，其能够有效降低开关信号幅度和开关信号交叉点。
为解决上述问题，本实用新型是通过以下技术方案实现的：
一种适用于高速DAC的电流开关驱动器，由同步锁存电路、限幅低交叉电路和电流开关电路组成；同步锁存电路的同步锁存电路的采样时钟信号CLK的输入端输入采样时钟信号CLK；同步锁存电路的输入信号VIN的输入端输入输入信号VIN；同步锁存电路的同步锁存信号DP的输出端与限幅低交叉电路的同步锁存信号DP的输入端连接；同步锁存电路的同步锁存信号DN的输出端与限幅低交叉电路的同步锁存信号DN的输入端连接；限幅低交叉电路的开关驱动信号DSP的输出端与电流开关电路的开关驱动信号DSP的输入端连接；限幅低交叉电路的开关驱动信号DSN的输出端与电流开关电路的开关驱动信号DSN的输入端连接；电流开关电路的输出信号OUTP的输出端输出输出信号OUTP；电流开关电路的输出信号OUTN的输出端输出输出信号OUTN。
上述同步锁存电路包括PMOS晶体管P1-P2，以及反相器INV1-INV7；PMOS晶体管P1的栅极连接PMOS晶体管P2的栅极，并形成同步锁存电路的采样时钟信号CLK的输入端；反相器INV1的输入端连接反相器INV3的输入端，并形成同步锁存电路的输入信号VIN的输入端；反相器INV1的输出端经由反相器INV2连接PMOS晶体管P1的源极；反相器INV3的输出端连接PMOS晶体管P2的漏极；PMOS晶体管P1的漏极、反相器INV4的输入端、反相器INV5的输出端和反相器INV6的输入端相连；反相器INV6的输出端形成同步锁存电路的同步锁存信号DP的输出端；PMOS晶体管P2的源极、反相器INV4的输出端、反相器INV5的输入端和反相器INV7的输入端相连；反相器INV7的输出端形成同步锁存电路的同步锁存信号DN的输出端。
上述限幅低交叉电路包含PMOS晶体管P3-P6，以及NMOS晶体管N1-N4；PMOS晶体管P3的栅极连接NMOS晶体管N1的栅极，并形成限幅低交叉电路的同步锁存信号DP的输入端；PMOS晶体管P3的漏极、NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、以及PMOS晶体管P5的漏极和栅极相连后，形成形成限幅低交叉电路的开关驱动信号DSP的输出端；PMOS晶体管P4的栅极连接NMOS晶体管N2的栅极，并形成限幅低交叉电路的同步锁存信号DN的输入端；PMOS晶体管P4的漏极、NMOS晶体管N2的漏极、NMOS晶体管N4的漏极、以及PMOS晶体管P6的漏极和栅极，形成形成限幅低交叉电路的开关驱动信号DSN的输出端；PMOS晶体管P3的源极、NMOS晶体管N3的源极和栅极、PMOS晶体管P4的源极、以及NMOS晶体管N4的源极和栅极同时连接电源VDD；NMOS晶体管N1的源极、PMOS晶体管P5的源极、NMOS晶体管N2的源极、以及PMOS晶体管P6的源极同时连接地GND。
上述电流开关电路包含PMOS晶体管P7-P8，电阻R1-R2，以及电流源；PMOS晶体管P7的栅极形成电流开关电路的开关驱动信号DSP的输入端；PMOS晶体管P7的源极连接电阻R1的一端，并形成电流开关电路的输出信号OUTP的输出端；PMOS晶体管P8的栅极形成电流开关电路的开关驱动信号DSN的输入端；PMOS晶体管P8的源极连接电阻R2的一端，并形成电流开关电路的输出信号OUTN的输出端；PMOS晶体管P7的漏极和PMOS晶体管P8的漏极相连后，经由电流源连接电源VDD；电阻R1的另一端和电阻R2的另一端同时接地GND。
与现有技术相比，本实用新型具有如下特点：
1、能够使控制开关信号既能实现低的交叉点也能降低幅度。
2、能够使控制开关信号有较好的对称性以及输出的毛刺明显减小。
3、相对于其他的开关驱动电路，本电路使用的器件少，减小了版图的面积。
附图说明
图1为一种适用于高速DAC的电流开关驱动器的原理图。
图2为限幅低交叉电路的开关驱动信号DSP和DSN的波形图。
图3为电流开关电路的输出信号OUTP和OUTN的波形图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实例，对本实用新型进一步详细说明。
参见图1，一种适用于高速DAC的电流开关驱动器，由同步锁存电路，限幅低交叉电路和电流开关电路组成。同步锁存电路的采样时钟信号CLK的输入端输入采样时钟信号CLK。同步锁存电路的输入信号VIN的输入端输入输入信号VIN。同步锁存电路的同步锁存信号DP的输出端与限幅低交叉电路的同步锁存信号DP的输入端连接。同步锁存电路的同步锁存信号DN的输出端与限幅低交叉电路的同步锁存信号DN的输入端连接。限幅低交叉电路的开关驱动信号DSP的输出端与电流开关电路的开关驱动信号DSP的输入端连接。限幅低交叉电路的开关驱动信号DSN的输出端与电流开关电路的开关驱动信号DSN的输入端连接。电流开关电路的输出信号OUTP的输出端输出输出信号OUTP。电流开关电路的输出信号OUTN的输出端输出输出信号OUTN。
同步锁存电路包括PMOS晶体管P1-P2，以及反相器INV1-INV7。PMOS晶体管P1的栅极连接PMOS晶体管P2的栅极，并形成同步锁存电路的采样时钟信号CLK的输入端。反相器INV1的输入端连接反相器INV3的输入端，并形成同步锁存电路的输入信号VIN的输入端。反相器INV1的输出端经由反相器INV2连接PMOS晶体管P1的源极。反相器INV3的输出端连接PMOS晶体管P2的漏极。PMOS晶体管P1的漏极、反相器INV4的输入端、反相器INV5的输出端和反相器INV6的输入端相连。反相器INV6的输出端形成同步锁存电路的同步锁存信号DP的输出端。PMOS晶体管P2的源极、反相器INV4的输出端、反相器INV5的输入端和反相器INV7的输入端相连。反相器INV7的输出端形成同步锁存电路的同步锁存信号DN的输出端。
限幅低交叉电路包含PMOS晶体管P3-P6，以及NMOS晶体管N1-N4。PMOS晶体管P3的栅极连接NMOS晶体管N1的栅极，并形成限幅低交叉电路的同步锁存信号DP的输入端。PMOS晶体管P3的漏极、NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、以及PMOS晶体管P5的漏极和栅极相连后，形成形成限幅低交叉电路的开关驱动信号DSP的输出端。PMOS晶体管P4的栅极连接NMOS晶体管N2的栅极，并形成限幅低交叉电路的同步锁存信号DN的输入端。PMOS晶体管P4的漏极、NMOS晶体管N2的漏极、NMOS晶体管N4的漏极、以及PMOS晶体管P6的漏极和栅极相连后，形成形成限幅低交叉电路的开关驱动信号DSN的输出端。PMOS晶体管P3的源极、NMOS晶体管N3的源极和栅极、PMOS晶体管P4的源极、以及NMOS晶体管N4的源极和栅极同时连接电源VDD。NMOS晶体管N1的源极、PMOS晶体管P5的源极、NMOS晶体管N2的源极、以及PMOS晶体管P6的源极同时连接地GND。
电流开关电路包含PMOS晶体管P7-P8，电阻R1-R2，以及电流源。PMOS晶体管P7的栅极形成电流开关电路的开关驱动信号DSP的输入端。PMOS晶体管P7的源极连接电阻R1的一端，并形成电流开关电路的输出信号OUTP的输出端。PMOS晶体管P8的栅极形成电流开关电路的开关驱动信号DSN的输入端。PMOS晶体管P8的源极连接电阻R2的一端，并形成电流开关电路的输出信号OUTN的输出端。PMOS晶体管P7的漏极和PMOS晶体管P8的漏极相连后，经由电流源连接电源VDD。电阻R1的另一端和电阻R2的另一端同时接地GND。
上述一种适用于高速DAC的电流开关驱动器的工作原理如下：
同步锁存电路的输入端接其他模块输入的输入信号VIN，输入信号VIN通过反相器INV1-INV3后，形成一对相反的信号，这对相反的信号分别进入到PMOS晶体管P1和P2。由采样时钟CLK控制PMOS晶体管P1和P2的开关导通，使两路信号同步。反相器INV4和INV5形成同步锁存器，再分别经过反相器INV6和INV7，分别输出同步锁存信号DP和DN。
同步锁存信号DP和DN进入到限幅低交叉电路得到一个低的交叉点，幅度降低，并输出有较好的对称性的开关驱动信号DSP和DSN。当同步锁存信号DP为逻辑电平“1”，同步锁存信号DN为逻辑电平“0”时，NMOS晶体管N1导通，PMOS晶体管P3保持关闭，大部分电流从VDD通过NMOS晶体管N3，NMOS晶体管N1流到地面，将输出拉至低电平。当输入信号同步锁存信号DP为逻辑电平“0”，同步锁存信号DN为逻辑电平“1”时，NMOS晶体管N1关闭，PMOS晶体管P3导通，大部分电流从VDD通过PMOS晶体管P3，PMOS晶体管P5流到地面，将输出拉至高电平。
开关驱动信号DSP和DSN进入到电流开关电路，通过开关驱动信号DSP和DSN控制PMOS晶体管P7和P8的导通和关闭，使电流源的电流输出，并得到输出信号OUTP和OUTN。
对于图1所示的一种适用于高速DAC的电流开关驱动器，NMOS管N1-N4为标准电压是1.8V的NMOS管，PMOS管P1-P8为标准电压是1.8V的PMOS晶体管，采用0.18μm工艺设计。
当输入信号VIN周期为4ns，高电平为1.8v，低电平为0v的方波信号，采样时钟信号CLK周期为2ns，高电平为1.8v，低电平为0v，电源电压为1.8v时，限幅低交叉电路的开关驱动信号DSP和DSN的波形如图2所示，电流开关电路的输出信号OUTP和OUTN的波形如图3所示。由图2可以看出，信号幅度降为1.18v，开关信号的低交叉点为389.9mv，开关信号具有较好的对称性。由图3可以看出，输出电流的毛刺得到改善。
需要说明的是，尽管以上本实用新型所述的实施例是说明性的，但这并非是对本实用新型的限制，因此本实用新型并不局限于上述具体实施方式中。在不脱离本实用新型原理的情况下，凡是本领域技术人员在本实用新型的启示下获得的其它实施方式，均视为在本实用新型的保护之内。

Claims (4)

1.一种适用于高速DAC的电流开关驱动器，其特征是，由同步锁存电路、限幅低交叉电路和电流开关电路组成；
同步锁存电路的采样时钟信号CLK的输入端输入采样时钟信号CLK；同步锁存电路的输入信号VIN的输入端输入输入信号VIN；
同步锁存电路的同步锁存信号DP的输出端与限幅低交叉电路的同步锁存信号DP的输入端连接；同步锁存电路的同步锁存信号DN的输出端与限幅低交叉电路的同步锁存信号DN的输入端连接；
限幅低交叉电路的开关驱动信号DSP的输出端与电流开关电路的开关驱动信号DSP的输入端连接；限幅低交叉电路的开关驱动信号DSN的输出端与电流开关电路的开关驱动信号DSN的输入端连接；
电流开关电路的输出信号OUTP的输出端输出输出信号OUTP；电流开关电路的输出信号OUTN的输出端输出输出信号OUTN。
2.根据权利要求1所述的一种适用于高速DAC的电流开关驱动器，其特征是，
同步锁存电路包括PMOS晶体管P1、P2，以及反相器INV1至INV7；
PMOS晶体管P1的栅极连接PMOS晶体管P2的栅极，并形成同步锁存电路的采样时钟信号CLK的输入端；
反相器INV1的输入端连接反相器INV3的输入端，并形成同步锁存电路的输入信号VIN的输入端；
反相器INV1的输出端经由反相器INV2连接PMOS晶体管P1的源极；反相器INV3的输出端连接PMOS晶体管P2的漏极；
PMOS晶体管P1的漏极、反相器INV4的输入端、反相器INV5的输出端和反相器INV6的输入端相连；反相器INV6的输出端形成同步锁存电路的同步锁存信号DP的输出端；
PMOS晶体管P2的源极、反相器INV4的输出端、反相器INV5的输入端和反相器INV7的输入端相连；反相器INV7的输出端形成同步锁存电路的同步锁存信号DN的输出端。
3.根据权利要求1所述的一种适用于高速DAC的电流开关驱动器，其特征是，
限幅低交叉电路包含PMOS晶体管P3至P6，以及NMOS晶体管N1至N4；
PMOS晶体管P3的栅极连接NMOS晶体管N1的栅极，并形成限幅低交叉电路的同步锁存信号DP的输入端；
PMOS晶体管P3的漏极、NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、PMOS晶体管P5的漏极和PMOS晶体管P5的栅极相连后，形成限幅低交叉电路的开关驱动信号DSP的输出端；
PMOS晶体管P4的栅极连接NMOS晶体管N2的栅极，并形成限幅低交叉电路的同步锁存信号DN的输入端；
PMOS晶体管P4的漏极、NMOS晶体管N2的漏极、NMOS晶体管N4的漏极、PMOS晶体管P6的漏极和PMOS晶体管P6的栅极相连后，形成限幅低交叉电路的开关驱动信号DSN的输出端；
PMOS晶体管P3的源极、NMOS晶体管N3的源极和栅极、PMOS晶体管P4的源极、以及NMOS晶体管N4的源极和栅极同时连接电源VDD；
NMOS晶体管N1的源极、PMOS晶体管P5的源极、NMOS晶体管N2的源极、以及PMOS晶体管P6的源极同时连接地GND。
4.根据权利要求1所述的一种适用于高速DAC的电流开关驱动器，其特征是，
电流开关电路包含PMOS晶体管P7、P8，电阻R1、R2，以及电流源；
PMOS晶体管P7的栅极形成电流开关电路的开关驱动信号DSP的输入端；PMOS晶体管P7的源极连接电阻R1的一端，并形成电流开关电路的输出信号OUTP的输出端；
PMOS晶体管P8的栅极形成电流开关电路的开关驱动信号DSN的输入端；PMOS晶体管P8的源极连接电阻R2的一端，并形成电流开关电路的输出信号OUTN的输出端；
PMOS晶体管P7的漏极和PMOS晶体管P8的漏极相连后，经由电流源连接电源VDD；
电阻R1的另一端和电阻R2的另一端同时接地GND。
CN202022190646.4U 2020-09-29 2020-09-29 一种适用于高速dac的电流开关驱动器 Active CN212543759U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202022190646.4U CN212543759U (zh) 2020-09-29 2020-09-29 一种适用于高速dac的电流开关驱动器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202022190646.4U CN212543759U (zh) 2020-09-29 2020-09-29 一种适用于高速dac的电流开关驱动器

Publications (1)

Publication Number Publication Date
CN212543759U true CN212543759U (zh) 2021-02-12

Family

ID=74527279

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202022190646.4U Active CN212543759U (zh) 2020-09-29 2020-09-29 一种适用于高速dac的电流开关驱动器

Country Status (1)

Country Link
CN (1) CN212543759U (zh)

Similar Documents

Publication Publication Date Title
CN102158211B (zh) 一种用于高速电流舵数模转换器的电流开关电路
US20070182615A1 (en) Programmable amplitude line driver
CN112564689A (zh) 多协议io复用电路
US20040251882A1 (en) LVDS driver for small supply voltages
CN117097326B (zh) 一种兼容lvds与hcsl电平标准的驱动电路
CN108199701B (zh) 一种高速的cmos传输门开关电路
CN108494406B (zh) 一种高速动态锁存型比较器、芯片及通信终端
CN212543759U (zh) 一种适用于高速dac的电流开关驱动器
CN112671391B (zh) 一种电平转换电路
US5977807A (en) Output buffer circuit for transferring a high speed signal between large scale integrated circuits
US7180333B2 (en) Current mode logic driver that employs a level shifting mechanism
US4409498A (en) Transient controlled current switch
CN1829063A (zh) 用于高速数模转换器中电流源开关的电压限幅器
CN112054797A (zh) 一种适用于高速dac的电流开关驱动器
JP2534346B2 (ja) 高速論理回路
CN106788493B (zh) 一种低速发射器电路
CN102025365B (zh) 一种降低电压摆幅驱动器
CN111865305B (zh) 一种频率可调的带电平转换的环形振荡器
CN201113973Y (zh) 一种可减小功率噪声的mos电流模式逻辑电路
CN117691991B (zh) 一种芯片输出驱动电路
CN110365327A (zh) 差分时钟树电路
CN109327205B (zh) 一种升压时钟发生电路
CN114499534B (zh) 一种高性能数模转换器
CN211606507U (zh) 一种用于高精度电流舵型dac的开关及驱动电路
CN117559997A (zh) 一种开关驱动电路

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant