CN103001633B - 用于高速低解析度的电流控制数字-模拟转换器的nmos缓冲器 - Google Patents

Abstract

本发明涉及数字‑模拟转换器，利用以NMOS场效晶体管为基础的缓冲器来缓冲一对互补的数字信号并输出一对同等快速上升/快速下降的互补信号，以同时驱动单位电路中的差动PMOS晶体管对，使单位电路输出一模拟信号。该数字‑模拟转换器包含一闩锁电路与一单位电路。该闩锁电路包含以NMOS场效晶体管为基础的缓冲器，并且能接收一第一数字信号与一时钟脉冲信号、并根据该时钟脉冲信号透过该以NMOS场效晶体管为基础的缓冲器输出一第二数字信号，以表示该第一数字信号。该单位电路被耦接为接收该第二数字信号并输出代表该第一数字信号的一模拟信号。

Description

用于高速低解析度的电流控制数字-模拟转换器的NMOS缓冲器

技术领域

本发明与数字-模拟转换器相关，并且尤其与高速、低解析度的电流控制数字-模拟转换器相关。

背景技术

值此数字时代，大量资讯以数字信号的形式透过网络被传送、储存，其应用广及数字电视、无线装置的串流式多媒体、线上游戏等各种领域。虽然数字信号的传送和储存相当容易，对许多与人类感知相关的应用或其他非数字的系统来说，将数字信号转换为模拟信号仍是相当必要的工作。

目前有些电视传播系统是透过数种不同的高频信号传递电视信号，其中的调制器和解调器因此需支援多种载波频率。此类载波信号的频率范围在数十到数百兆赫之间；由于其中最低频信号的一次谐波可能相当接近最高频信号，因此需要良好的重建滤波器(reconstruct filter)。电流控制数字-模拟转换器(current steering digital-to-analog converter)因具有高速、低解析度的特性，在此频率范围内是效率较佳的数字-模拟转换器架构。电流控制数字-模拟转换器通常利用电流源，针对数字码中的每个位元提供一精准的电流或电压，再将这些电流或电压加总，产生一转换后模拟信号。

由于具高精准度的电流源相当昂贵，针对n位元数字码，普遍的做法是利用一测温解码器(thermometric decoder)与2n-1个相同的单位电路的组合来进行数字-模拟转换；此电路可改善差动非线性度(differential nonlinearity)并将突波(glitch)能量最小化。举例而言，八位元数字-模拟转换器可包含一八位元测温解码器，其255个输出位元各自控制一单位电流源。

基于以下几个理由，以闩锁器暂存各单位电路的输入端的测温码是必要的。首先，解码器的255个输出位元的状态不容易同时趋于稳定；在以模拟信号振幅调变时钟脉冲相位的系统中，此问题可能会导致错误的调变结果。其次，就针对包含列信号和栏信号的输入码进行两阶段解码的电路而言，上述问题可能会引发时钟脉冲 馈通(clock feedthrough)的状况，且当列信号和栏信号未对齐，可能会导致巨大的突波。再者，将时钟脉冲源与该等单位电路之输出端间的逻辑电路总延迟最小化，才能降低单位电路阵列中因不匹配产生的变异，并降低正比于延迟时间的信号抖动(jitter)。

因此，典型的电流控制数字-模拟转换器包含一测温解码器、2n-1个闩锁器(latch)和2n-1个单位电流电路。闩锁器用以暂存测温码并驱动各单位电流电路中成对的差动P型金氧半导体(PMOS)场效晶体管提供输出模拟信号。

图5呈现了常用在传统电流控制数字-模拟转换器中的闸控D型闩锁器505。电路510为闩锁器505的实施方式范例。只要输入信号D在致能信号E(例如时钟脉冲信号)出现升缘之前即达稳定，闩锁器505便能提供控制单位电流电路中的晶体管为导通/不导通时所需的切换对称性。闩锁器505的输出信号Q及QB具有先断后连(break-before-make)的特性，也就是一输出信号开始下降的时间点会早于另一输出信号开始上升的时间点，使两输出信号必相交于一低跳脱点(trip-point)。这种特性可保证单位电流电路内的差动PMOS晶体管对在切换过程中总有电流通过，因而能将突波最小化，并避免串接的PMOS晶体管进入不饱和状态。

然而，传统电流控制数字-模拟转换器中的闩锁器存在输出信号爬升过慢的问题。如电路510所示，输出端反相器中的PMOS晶体管必须被设计为弱于在切换期间会与该PMOS晶体管竞争的串接NMOS晶体管(尤其在NMOS晶体管较慢且PMOS晶体管较快的情况下)。前述跳脱点因此会在相当长的延迟后才出现。此外，只要另一个输出电位尚未被拉高到足以使相对的PMOS晶体管被关闭，该组NMOS晶体管便无法将一输出电位拉降至零。这个情况会导致应被拉降的输出信号的降缘结束点相当晚才出现。再者，由于PMOS晶体管被刻意设计为较慢，输出信号的上升速度亦不快。因元件不匹配的关系，各单位电流电路出现跳脱点的电压值和时间常差异甚大。

闩锁器(例如闩锁器510)最好不要有直接负载；当其负载超过某个门槛值，可加上缓冲器，以缩小闩锁器尺寸、提高速度、降低耗电量，并最小化尾电流(tail current)的峰值宽度。图5中的呈现的闩锁电路520包含单级反相的缓冲器，闩锁电路530则包含双级非反相的缓冲器。

就闩锁电路520而言，加上单级缓冲器使输出信号Q和QB的特性变为先连后断(make-before-break)，导致后续单位电路在每次切换期间都会出现短暂的无电 流状况，因而造成相当大的突波。若欲使经过单级缓冲器后的输出信号Q和QB为先断后连，闩锁器本身需具有先连后断的特性，例如改以PMOS晶体管取代闩锁器520下方的NMOS晶体管。然而，这种修改方案会迫使两个交叉耦接反相器中的NMOS晶体管与两个串接的PMOS对抗。若PMOS大约四倍弱于NMOS，会使得时钟脉冲信号E在具有相同切换速度的情况下必须负荷四倍的负载，相当不理想。另一方面，采用闩锁电路530的负载门槛值远高于采用闩锁电路510的负载门槛值，并不实际。

发明内容

为解决上述问题，本发明提出的数字-模拟转换器利用以NMOS场效晶体管为基础的缓冲器来缓冲一对互补的数字信号并输出一对同等快速上升/快速下降的互补信号，以同时驱动单位电路中的差动PMOS晶体管对；单位电路用以为电流控制数字-模拟转换器输出一模拟信号。

在根据本发明的一具体实施例中，一数字-模拟转换器包含一闩锁电路与一单位电路。该闩锁电路包含以NMOS场效晶体管为基础的缓冲器，并且能接收一第一数字信号与一时钟脉冲信号、并根据该时钟脉冲信号透过该以NMOS场效晶体管为基础的缓冲器输出一第二数字信号；该第二数字信号与该第一数字信号相关。该单位电路被耦接为接收该第二数字信号并输出代表该第一数字信号的一模拟信号。

在一实施例中，该闩锁电路可包含一闩锁器及该以NMOS场效晶体管为基础的缓冲器。该闩锁器用以接收该第一数字信号及该时钟脉冲信号，并根据该时钟脉冲信号输出该第一数字信号及一反相第一数字信号。该反相第一数字信号与该第一数字信号彼此反相。该以NMOS场效晶体管为基础的缓冲器被耦接为自该闩锁器接收该第一数字信号与该反相第一数字信号，并输出一缓冲后第一数字信号与一缓冲后反相第一数字信号。该缓冲后反相第一数字信号与该缓冲后第一数字信号彼此反相，且该缓冲后第一数字信号或该缓冲后反相第一数字信号为该第二数字信号。

在一实施例中，该以NMOS场效晶体管为基础的缓冲器包含一第一组NMOS晶体管与一第二组NMOS晶体管。该第一组NMOS晶体管包含串接于一第一电压源与一第二电压源间的第一NMOS晶体管和第二NMOS晶体管。该第一电压源的电位不同于该第二电压源的电位。该第二组NMOS晶体管包含串接于该第一电压 源与该第二电压源间的第三NMOS晶体管和第四NMOS晶体管。更明确地说，该第一NMOS晶体管的源极耦接至第一电压源，该第二NMOS晶体管的漏极耦接至第二电压源。该第三NMOS晶体管的源极耦接至第一电压源，该第四NMOS晶体管的漏极耦接至第二电压源。该第一NMOS晶体管的栅极与该第四NMOS晶体管的栅极彼此耦接且自该闩锁器接收该反相第一数字信号。该第二NMOS晶体管的栅极与该第三NMOS晶体管的栅极彼此耦接且自该闩锁器接收该第一数字信号。一第一节点耦接至该第一NMOS晶体管的漏极与该第二NMOS晶体管的源极，用以输出该缓冲后第一数字信号。一第二节点系耦接至该第三NMOS晶体管的漏极与该第四NMOS晶体管的源极，用以输出该缓冲后反相第一数字信号。

在一实施例中，单位电路包含一对差动PMOS场效晶体管，其中包含一第一PMOS晶体管及一第二PMOS晶体管。该第一PMOS晶体管的源极耦接至一电流源。该第一PMOS晶体管的漏极耦接至一第一负载。该第一PMOS晶体管的栅极被耦接为接收该缓冲后第一数字信号。该第二PMOS晶体管的源极耦接至该电流源。该第二PMOS晶体管的漏极耦接至一第二负载。该第二PMOS晶体管的栅极被耦接为接收该缓冲后反相第一数字信号。

在一实施例中，该数字-模拟转换器进一步包含一测温解码器电路，用以接收一n位元二元码，并于根据该n位元二元码转换为该第一数字信号后，将该第一数字信号输出至该闩锁电路。

在另一实施例中，一数字-模拟转换器包含一测温解码器电路及多个单位电路。该测温解码器电路用以接收一n位元二元码，并将该n位元二元码转换为代表该n位元二元码的多个数字信号。该多个单位电路中的至少一单位电路包含一闩锁电路及一对差动PMOS场效晶体管。该闩锁电路被耦接为接收一时钟脉冲信号与该多个数字信号中的一数字信号做为一第一数字信号。该闩锁电路包含一以NMOS场效晶体管为基础的缓冲器，用以根据该时钟脉冲信号输出一缓冲后第一数字信号与一缓冲后反相第一数字信号。该缓冲后反相第一数字信号与该缓冲后第一数字信号彼此反相。该对差动PMOS场效晶体管包含一第一PMOS晶体管与一第二PMOS晶体管。该第一PMOS晶体管的切换受该缓冲后第一数字信号控制，该第二PMOS晶体管的切换受该缓冲后反相第一数字信号控制，藉此使该对差动PMOS场效晶体管输出一模拟信号，以代表该第一数字信号。

在一实施例中，该闩锁电路包含一闩锁器及该以NMOS场效晶体管为基础的缓冲器。该闩锁器用以接收该时钟脉冲信号，并自该测温解码器电路接收该多个数字信号中的一数字信号做为一第一数字信号，并根据该时钟脉冲信号输出该第一数字信号与一反相第一数字信号。该反相第一数字信号与该第一数字信号彼此反相。该以NMOS场效晶体管为基础的缓冲器被耦接为自该闩锁器接收该第一数字信号与该反相第一数字信号，并输出一缓冲后第一数字信号与一缓冲后反相第一数字信号。该缓冲后反相第一数字信号与该缓冲后第一数字信号彼此反相，且该缓冲后第一数字信号或该缓冲后反相第一数字信号为该第二数字信号。

在一实施例中，该以NMOS场效晶体管为基础的缓冲器包含一第一组NMOS晶体管和一第二组NMOS晶体管。该第一组NMOS晶体管包含串接于一第一电压源与一第二电压源间的第一NMOS晶体管和第二NMOS晶体管。该第一电压源的电位不同于该第二电压源的电位。该第二组NMOS晶体管包含串接于第一电压源与第二电压源间的第三NMOS晶体管和第四NMOS晶体管。更明确地说，该第一NMOS晶体管的源极耦接至第一电压源，该第二NMOS晶体管的漏极耦接至第二电压源。该第三NMOS晶体管的源极耦接至该第一电压源，该第四NMOS晶体管的漏极耦接至该第二电压源。该第一NMOS晶体管的栅极与该第四NMOS晶体管的栅极彼此耦接且自该闩锁器接收该反相第一数字信号。该第二NMOS晶体管的栅极与该第三NMOS晶体管的栅极彼此耦接且自该闩锁器接收该第一数字信号。一第一节点系耦接至该第一NMOS晶体管的漏极与该第二NMOS晶体管的源极，用以输出该缓冲后第一数字信号。一第二节点耦接至该第三NMOS晶体管的漏极与该第四NMOS晶体管的源极，用以输出该缓冲后反相第一数字信号。

在另一实施例中，一数字-模拟转换器包含单位电路、闩锁电路及缓冲电路。该单位电路包含耦接于一电流源与一负载间的一对差动PMOS场效晶体管。该对差动PMOS晶体管包含一第一PMOS晶体管与一第二PMOS晶体管。当该第一PMOS晶体管与该第二PMOS晶体管由一对互补信号驱动，该对差动PMOS场效晶体管输出相对应的一模拟信号。该闩锁电路用以接收并闩锁一数字信号，并且根据一时钟脉冲信号输出对应于被闩锁之该数字信号的一对互补数字信号。该缓冲电路耦接于该闩锁电路与该对差动PMOS场效晶体管之间，用以缓冲该对互补数字信号，并输出一对同等快速上升/快速下降的互补信号，以同时驱动该第一PMOS晶体管与该第二PMOS晶体管输出该模拟信号。

在一实施例中，该缓冲电路包含一以NMOS场效晶体管为基础的缓冲器，用以缓冲来自该闩锁电路的该对互补数字信号，并输出该对同等快速上升/快速下降的互补信号。

在一实施例中，该以NMOS场效晶体管为基础的缓冲器包含一第一组NMOS晶体管及一第二组NMOS晶体管。该第一组NMOS晶体管包含一第一NMOS晶体管及一第二NMOS晶体管，该第一组NMOS晶体管系串联于一第一电压源与一第二电压源之间。该第一电压源的电位不同于该第二电压源的电位。该第二组NMOS晶体管包含一第三NMOS晶体管及一第四NMOS晶体管。该第二组NMOS晶体管串联于该第一电压源与该第二电压源之间。该第一NMOS晶体管的源极耦接至该第一电压源，且该第二NMOS晶体管的漏极耦接至该第二电压源。该第三NMOS晶体管的源极耦接至该第一电压源，且该第四NMOS晶体管的漏极耦接至该第二电压源。该第二NMOS晶体管的栅极与该第三NMOS晶体管的栅极彼此耦接，且用以自该闩锁器接收该对互补数字信号中的一第一数字信号。该第一NMOS晶体管的栅极与该第四NMOS晶体管的栅极彼此耦接，且用以自该闩锁器接收该对互补数字信号中的一反相第一数字信号。一第一节点耦接至该第一NMOS晶体管的漏极与该第二NMOS晶体管的源极，用以输出该对同等快速上升/快速下降的互补信号中的一缓冲后第一数字信号。一第二节点耦接至该第三NMOS晶体管的漏极与该第四NMOS晶体管的源极，用以输出该对同等快速上升/快速下降的互补信号中的一缓冲后反相第一数字信号。

在一实施例中，该闩锁电路包含一闸控D型闩锁器。

在一实施例中，该数字-模拟转换器进一步包含一测温解码器电路，用以接收一n位元二元码，并输出该数字信号至该闩锁电路。

关于本发明的优点与精神可以藉由以下发明详述及附图得到进一步的了解。

附图说明

图1绘示了根据本发明的一实施例中的闩锁电路，其中包含闩锁器与以NMOS场效晶体管为基础的缓冲器。

图2绘示了根据本发明的一实施例中利用图1的闩锁电路实现的电流控制数字-模拟转换器。

图3呈现了未经缓冲的解码器与根据本发明的经缓冲后闩锁器的模拟时序图。

图4用以呈现利用根据本发明的一实施例中以NMOS场效晶体管为基础的缓冲器所达成的工作周期切换时序图。

图5为传统闩锁器的示意图。

主要元件符号说明

100：闩锁电路

110：闩锁器

120：以NMOS场效晶体管为基础之缓冲器

112、114、116、118、122、124、126、128：NMOS晶体管

104、106、108：反相器

VSS：第一电压源

VDD：第二电压源

E：时钟脉冲信号

D：第一数字信号

QI、QBI：中间信号

Q：缓冲后第一数字信号

QB：缓冲后反相第一数字信号

132、134、136、138：节点

200：电流控制数字-模拟转换器

210：单位电路

212、214：差动PMOS晶体管对

222、224：负载

cs：共源极节点

216、218：PMOS晶体管

230：测温解码器电路

具体实施方式

图1系绘示了根据本发明的一实施例中的闩锁电路100，其中包含闩锁器110与以NMOS场效晶体管为主的缓冲器120。图2绘示了采用闩锁电路100的电流控制数字-模拟转换器200。图1及图2的详细说明如下。

闩锁器110可为一闸控D型闩锁器。在另一实施例中，闩锁器110可其他种类且适用于此的闩锁器。如图1所示，闩锁器110包含两组串联的NMOS：NMOS晶体管112与NMOS晶体管114，以及NMOS晶体管116与NMOS晶体管118。闩锁器110进一步包含反相器104、106及108，其连接方式如图1所示。由于闸控D型闩锁器为已知技术，在此不赘述闩锁器110的详细架构和操作方式。简言之，闩锁器110接收第一数字信号D与时钟脉冲信号E，并输出一对互补的中间信号QI和QBI，这两个中间信号互为反相。

以NMOS晶体管为基础的缓冲器120包含在第一电压源VSS与第二电压源VDD间串联的第一NMOS晶体管122、第二NMOS晶体管124。缓冲器120亦包含在第一电压源VSS与第二电压源VDD之间串联的第三NMOS晶体管126、第四NMOS晶体管128。第一电压源VSS与第二电压源VDD的电位不同。举例而言，第一电压源VSS的电位可低于第二电压源VDD的电位。

第一NMOS晶体管122的源极耦接至第一电压源VSS。第二NMOS晶体管124的漏极耦接至第二电压源VDD。第三NMOS晶体管126的源极耦接至第一电压源VSS。第四NMOS晶体管128的漏极耦接至第二电压源VDD。第一NMOS晶体管122的栅极与第四NMOS晶体管128的栅极彼此耦接且透过节点132自闩锁器110接收中间信号QBI，也就是反相第一数字信号。第二NMOS晶体管124的栅极与第三NMOS晶体管126的栅极彼此耦接且透过节点136自闩锁器110接收中间信号QI，也就是第一数字信号D。节点134耦接至第一NMOS晶体管122的漏极与第二NMOS晶体管124的源极，用以输出一缓冲输出信号Q，也就是缓冲后第一数字信号。节点138耦接至第三NMOS晶体管126的漏极与第四NMOS晶体管128的源极，输出一互补缓冲输出信号QB，也就是缓冲后反相第一数字信号。

假设第一数字信号D的电位逻辑已由0转为1，而随着时钟脉冲信号E的某个上升缘出现，NMOS晶体管112和114都会导通，使得NMOS晶体管112和114的漏极的电位被拉到接地电位，进而使第一NMOS晶体管122和第四NMOS晶体管128的栅极的电位也被拉降至接地电位而不再导通。由于第一NMOS晶体管122、第四NMOS晶体管128与第二电压源VDD之间的连结被截断，上述运作不会对中间信号QI与QBI造成任何实质影响。一旦中间信号QBI的电位降得够低，中间信号QI的电位会开始上升，使得第三NMOS晶体管126与第二NMOS晶体管124 开始导通。缓冲输出信号Q的电位会因此往电压源VDD的电位拉高，同时互补缓冲输出信号QB的电位因为第三NMOS晶体管126的导通而朝向第一电压源VSS的电位拉低。闩锁器110此种“先断后连”的特性避免了第一组NMOS晶体管(第一NMOS晶体管122与第二NMOS晶体管124)与第二组NMOS晶体管(第三NMOS晶体管126与第四NMOS晶体管128)中任何的尾电流(tail current)。

不同于传统闩锁器，本发明实施例的闩锁电路100不会导致图2中差动PMOS晶体管对212及214被快速致能(enabling)/慢速禁能(disabling)。相较于以PMOS场效晶体管为基础的缓冲器，以NMOS场效晶体管为基础的缓冲器120能提供四倍的切换/导通速度。透过将同样快速的信号Q与QB分别施于PMOS晶体管212及214的栅极，闩锁电路100允许PMOS晶体管212及214被同时驱动。PMOS晶体管212及214的跳脱点(trip point)会接近第一电压源VSS的电位，因此无须将PMOS晶体管212及214的栅极的电位拉高至第二电压源VDD的电位来以确保PMOS晶体管212及214的完全切换。此下降后的电压变化幅度有助于降低突波能量(glitch)和电力消耗。

电流控制数字-模拟转换器200包含单位电路210与闩锁电路100。单位电路210可为一单位电流电路。如图2所示，单位电路210包含差动PMOS晶体管对212及214。PMOS晶体管212的源极耦接至一共源极节点cs，以接收来自电流源(由PMOS晶体管216、218组成)的电流。PMOS晶体管212的漏极耦接至第一负载222。PMOS晶体管212的栅极被耦接为自闩锁电路100接收输出信号Q(在图2中被标示为gn)，也就是缓冲后第一数字信号D。PMOS晶体管214的源极耦接至共源极节点cs。晶体管214的漏极系耦接至第二负载224。PMOS晶体管214的栅极被耦接为自闩锁电路100接收互补输出信号QB(在图2中被标示为gp)，也就是缓冲后反相第一数字信号D。PMOS晶体管212及214的输出(例如差动输出电压)即构成代表第一数字信号D的一模拟信号。

在一实施例中，如图2所示，电流控制数字-模拟转换器200可进一步包含测温解码器电路230。电流控制数字-模拟转换器200可相对应地包含2n-1个闩锁电路100和2n-1个单位电路210，测温解码器电路230接收一n位元二进位码并分别作为一第一数字信号D提供至每个闩锁电路100，每个闩锁电路100再各自驱动其相对应的单位电流电路210中的差动PMOS晶体管对212及214。

图3呈现了未经缓冲的解码器与根据本发明的经缓冲后闩锁器的模拟结果。图4则用以呈现利用根据本发明的一实施例中的以NMOS场效晶体管为基础的缓冲器所达成的工作周期切换状况。图3及图4的详细说明如下。

图3的最下方为闩锁器的差动输出电压：gd=gp–gn。由此可看出，经缓冲后闩锁器(例如闩锁电路100)的斜率大致三倍高于未经缓冲的闩锁器的斜率。如图3所示，在有NMOS缓冲器的情况下，电压gp的上升速度非常缓慢，甚至到时钟脉冲周期结束前都可能无法稳定下来。然而，这对单位电流电路中的PMOS差动晶体管对来说并不会造成问题，因为PMOS晶体管212及214之栅极间只需要微小的电压差异(例如0.2V)就可以达成99.9%的电流切换(此处亦将尺寸纳入考量)。此外，如图4所示，初始电压变化很小，于此模拟中少于50mV。这样的初始电压变异因此能提供较低的时间变异(于此模拟中少于3微微秒)。

须说明的是，前述耦接或连接关系可为直接或非直接，且可为透过多种介面。藉由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。

Claims (7)

1.一种数字-模拟转换器，包含：

一闩锁电路，包含以NMOS场效晶体管为基础的一缓冲器，该闩锁电路供接收一第一数字信号及一时钟脉冲信号，并根据该时钟脉冲信号透过该缓冲器输出一第二数字信号，该第二数字信号与该第一数字信号相关；以及

一单位电路，耦接至该闩锁电路，用以接收该第二数字信号并输出代表该第一数字信号的一模拟信号，其中该单位电路包含一对差动PMOS场效晶体管，

其中，该闩锁电路包含：

一闩锁器，用以接收该第一数字信号及该时钟脉冲信号，并根据该时钟脉冲信号输出一第一中间信号及一第二中间信号，该第一中间信号与该第二中间信号彼此反相；以及

以NMOS场效晶体管为基础的该缓冲器，被耦接为自该闩锁器接收该第一中间信号与该第二中间信号，并输出一缓冲后第一数字信号与一缓冲后反相第一数字信号，该缓冲后反相第一数字信号与该缓冲后第一数字信号彼此反相，该缓冲后第一数字信号与该缓冲后反相第一数字信号其中之一作为该第二数字信号，

以NMOS场效晶体管为基础的该缓冲器包含：

一第一组NMOS晶体管，包含串联的一第一NMOS晶体管及一第二NMOS晶体管，该第一NMOS晶体管漏极耦接至该第二NMOS晶体管的源极，该第一NMOS晶体管的源极耦接至一第一电压源，该第二NMOS晶体管的漏极耦接至一第二电压源，该第一电压源的电位不同于该第二电压源的电位；以及

一第二组NMOS晶体管，包含串联的一第三NMOS晶体管及一第四NMOS晶体管，该第三NMOS晶体管的漏极耦接至该第四NMOS晶体管的源极，该第三NMOS晶体管的源极耦接至该第一电压源，该第四NMOS晶体管的漏极耦接至该第二电压源，其中：

该第一NMOS晶体管的栅极与该第四NMOS晶体管的栅极彼此耦接且自该闩锁器接收该第二中间信号；

该第二NMOS晶体管的栅极与该第三NMOS晶体管的栅极彼此耦接且自该闩锁器接收该第一中间信号；

一第一节点，耦接至该第一NMOS晶体管的漏极与该第二NMOS晶体管的源极，用以输出该缓冲后第一数字信号；以及

一第二节点，耦接至该第三NMOS晶体管的漏极与该第四NMOS晶体管的源极，用以输出该缓冲后反相第一数字信号。

2.如权利要求1所述的数字-模拟转换器，其特征在于，所述一对差动PMOS场效晶体管包含：

一第一PMOS晶体管，具有：

一源极，耦接至一电流源，

一漏极，耦接至一第一负载，以及

一栅极，被耦接为接收该缓冲后第一数字信号；以及

一第二PMOS晶体管，具有：

一源极，耦接至该电流源，

一漏极，耦接至一第二负载，以及

一栅极，被耦接为接收该缓冲后反相第一数字信号。

3.如权利要求1所述的数字-模拟转换器，其特征在于，进一步包含：

一测温解码器电路，用以接收一n位元二元码，并于根据该n位元二元码转换为该第一数字信号后，将该第一数字信号输出至该闩锁电路。

4.一种数字-模拟转换器，包含：

一测温解码器电路，用以接收一n位元二元码，并将该n位元二元码转换为代表该n位元二元码的多个数字信号；以及

一闩锁电路，被耦接为接收一时钟脉冲信号与该多个数字信号中的一数字信号做为一第一数字信号，该闩锁电路包含以NMOS场效晶体管为基础的一缓冲器，用以根据该时钟脉冲信号输出一缓冲后第一数字信号与一缓冲后反相第一数字信号，该缓冲后反相第一数字信号与该缓冲后第一数字信号彼此反相；

多个单位电路，其中至少一单位电路包含：

一对差动PMOS场效晶体管，其中包含一第一PMOS晶体管与一第二PMOS晶体管，该第一PMOS晶体管的开启或关闭切换受该缓冲后第一数字信号控制，该第二PMOS晶体管的开启或关闭切换受该缓冲后反相第一数字信号控制，藉此使该对差动PMOS场效晶体管输出一模拟信号，以代表该第一数字信号，

其中，该闩锁电路包含：

一闩锁器，用以接收该时钟脉冲信号，并自该测温解码器电路接收该多个数字信号分别做为该第一数字信号，并根据该时钟脉冲信号输出一第一中间信号与一第二中间信号，该第一中间信号与该第二中间信号彼此反相；以及

以NMOS场效晶体管为主的该缓冲器，被耦接为自该闩锁器接收该第一中间信号与该第二中间信号，并输出一缓冲后第一数字信号与一缓冲后反相第一数字信号，该缓冲后反相第一数字信号与该缓冲后第一数字信号彼此反相，该缓冲后第一数字信号与该缓冲后反相第一数字信号其中之一作为第二数字信号，

以NMOS场效晶体管为主的该缓冲器包含：

一第一组NMOS晶体管，包含串联的一第一NMOS晶体管及一第二NMOS晶体管，该第一NMOS晶体管漏极耦接至该第二NMOS晶体管的源极，该第一NMOS晶体管的源极耦接至一第一电压源，该第二NMOS晶体管的漏极耦接至一第二电压源，该第一电压源的电位不同于该第二电压源的电位；以及

一第二组NMOS晶体管，包含串联的一第三NMOS晶体管及一第四NMOS晶体管，该第三NMOS晶体管的漏极耦接至该第四NMOS晶体管的源极，该第三NMOS晶体管的源极耦接至该第一电压源，该第四NMOS晶体管的漏极耦接至该第二电压源，其中：

该第一NMOS晶体管的栅极与该第四NMOS晶体管的栅极彼此耦接且自该闩锁器接收该第二中间信号；

该第二NMOS晶体管的栅极与该第三NMOS晶体管的栅极彼此耦接且自该闩锁器接收该第一中间信号；

一第一节点，耦接至该第一NMOS晶体管的漏极与该第二NMOS晶体管的源极，用以输出该缓冲后第一数字信号；以及

一第二节点，耦接至该第三NMOS晶体管的漏极与该第四NMOS晶体管的源极，用以输出该缓冲后反相第一数字信号。

5.一种数字-模拟转换器，包含：

一单位电路，其中包含耦接于一电流源与一负载间的一对差动PMOS场效晶体管，该对差动PMOS场效晶体管包含一第一PMOS晶体管与一第二PMOS晶体管，当该第一PMOS晶体管与该第二PMOS晶体管由一对互补信号驱动时，该对差动PMOS场效晶体管输出相对应的一模拟信号；

一闩锁电路，用以接收并闩锁一数字信号，并且根据一时钟脉冲信号输出对应于被闩锁的该数字信号的一对互补数字信号；以及

一缓冲电路，耦接于该闩锁电路与该对差动PMOS场效晶体管之间，用以缓冲该对互补数字信号，并输出一对同等快速上升/快速下降的互补信号，以同时驱动该第一PMOS晶体管与该第二PMOS晶体管输出该模拟信号，

其中，该缓冲电路包含以NMOS场效晶体管为基础的一缓冲器，用以缓冲来自该闩锁电路的该对互补数字信号，并输出该对同等快速上升/快速下降的互补信号，

以NMOS场效晶体管为基础的该缓冲器包含：

一第一组NMOS晶体管，包含一第一NMOS晶体管及一第二NMOS晶体管，该第一组NMOS晶体管系串联于一第一电压源与一第二电压源之间，该第一电压源的电位不同于该第二电压源的电位；以及

一第二组NMOS晶体管，包含一第三NMOS晶体管及一第四NMOS晶体管，该第二组NMOS晶体管串联于该第一电压源与该第二电压源之间，其中：

该第一NMOS晶体管的源极耦接至该第一电压源，该第二NMOS晶体管的漏极耦接至该第二电压源；

该第三NMOS晶体管的源极耦接至该第一电压源，该第四NMOS晶体管的漏极耦接至该第二电压源；

该第二NMOS晶体管的栅极与该第三NMOS晶体管的栅极彼此耦接，且用以自该闩锁器接收该对互补数字信号中的一第一数字信号；

该第一NMOS晶体管的栅极与该第四NMOS晶体管的栅极彼此耦接，且用以自该闩锁器接收该对互补数字信号中的一反相第一数字信号；

一第一节点，耦接至该第一NMOS晶体管的漏极与该第二NMOS晶体管的源极，用以输出该对同等快速上升/快速下降的互补信号中的一缓冲后第一数字信号；以及

一第二节点，耦接至该第三NMOS晶体管的漏极与该第四NMOS晶体管的源极，用以输出该对同等快速上升/快速下降的互补信号中的一缓冲后反相第一数字信号。

6.如权利要求5所述的数字-模拟转换器，其特征在于，该闩锁电路包含一闸控D型闩锁器。

7.如权利要求5所述的数字-模拟转换器，其特征在于，进一步包含：

一测温解码器电路，用以接收一n位元二元码，并根据该n位元二元码转换为所述数字信号以输出至该闩锁电路。