CN109672444A - 一种多通道时钟交织的超高速数模转换器 - Google Patents

Abstract

本发明提出的是一种多通道时钟交织的超高速数模转换器，其特征在于主体包括LVDS数据接口电路、DAC阵列、多通道交织网络和时钟链路；数据接口电路与DAC阵列连接，将外部输入的LVDS电平的高速数据转换为CMOS电平数据送给DAC阵列；DAC阵列和多通道时钟交织网络连接，将数字信号数据转换为模拟电流信号送给多通道交织网络；多通道交织网络与DAC阵列和时钟链路连接，在不同频率的时钟信号高低电平控制下依次交织输出，完成多通道模拟信号的逐级内插，最后通过负载电阻转为最终的高速模拟电压信号输出；时钟链路与各个模块连接，提供不同需要的时钟信号。本发明提高了整体DAC的输出阻抗，消除码相关误差对性能的影响，输出信号动态性能极大提升。

Description

一种多通道时钟交织的超高速数模转换器

技术领域

本发明涉及的是一种多通道时钟交织的超高速数模转换器，属于半导体集成电路设计技术领域。

背景技术

数模转换器（DAC）是一种将数字信号转换为模拟信号的集成电路，是数字信号和物理模拟世界的桥梁。近年来，随着工艺的发展和数字集成电路的进步，原来只能通过传统模拟电路实现的功能如今很多都可以直接通过数字电路实现，比如在数字域就能完成混频和上变频的运算，而在数模转换接口直接放在高频域中进行，采用高速、高性能的DAC芯片不仅使得系统结构大大简化，更提高了系统设计的灵活性和可移植性。因此，在宽带无线通信、有线电缆传输和高端测试仪器等领域，高性能DAC芯片正逐步取代传统模拟电路，成为系统解决方案中新的研究热点。

数模转换器在电子系统中发挥的作用越来越重要，特别是在高端测试仪器和军用跳频通信、雷达等军事电子系统中，精度10位以上和采样率GSps的超高速高精度DAC已成为决定系统性能的核心器件。超高速高精度DAC主要采用电流舵架构，电流舵的输出阻抗随着频率升高会降低，从而导致输出动态性能降低；传统的单核DAC，实现过程中其采样速率等于时钟频率，对于超高速数模转换器而言则需要高频时钟作用在整个DAC，部分过长的时钟路径产生较大的时钟信号衰减，导致性能恶化；此外，在电流舵DAC中，对二进制信号译码后控制相应的比例电流舵开关，由于开关切换时无法完全同步，会在输出信号上产生毛刺，称为码相关毛刺，这种毛刺直接导致DAC的动态性能恶化。

发明内容

本发明的目的在于针对现有数模转换器技术领域中存在的上述问题，提供一种多通道时钟交织的超高速数模转换器，这种结构能通过DAC阵列和多通道时钟交织网络，提高输出阻抗、降低DAC工作时钟频率、以及有效消除码相关误差带来的输出毛刺，从而提高超高速数模转换器的性能。

本发明的技术解决方案：一种多通道时钟交织的超高速数模转换器，其特征在于主体包括LVDS数据接口电路、DAC阵列、多通道交织网络和时钟链路，其中LVDS数据接口电路与DAC阵列连接，将外部输入的LVDS电平的高速数据转换为CMOS电平数据送给DAC阵列；DAC阵列和多通道时钟交织网络连接，将数字信号数据通过译码、驱动和DAC核转换为模拟电流信号送给多通道交织网络；多通道交织网络与DAC阵列和时钟链路连接，在不同频率的时钟信号高低电平控制下依次交织输出，完成多通道模拟信号的逐级内插，最后通过负载电阻转为最终的高速模拟电压信号输出；时钟链路与LVDS数据接口电路、DAC阵列、多通道交织网络内部各模块连接，根据需要提供不同的时钟信号。

所述LVDS数据接口电路包括LVDS数据接收端口、电平转换电路、同步寄存器电路和CMOS输出端口；端接差分100Ω 电阻的LVDS数据接收端口接收外部输入的二进制数据，然后通过电平转换电路将LVDS电平转换为内部电路使用的CMOS电平，最后数据经过寄存器同步并输出到DAC阵列。

所述DAC阵列包含2^N个DAC模块，N=1,2,3…，每个DAC模块由译码电路、驱动电路和DAC核组成，DAC核是不同比例大小的电流舵阵列及开关；DAC阵列和多通道时钟交织网络相连，数据接口输出的二进制数据，通过译码电路根据DAC位数和电路性能规模的要求按一定比例分段译码，译码后的信号通过驱动电路转为合适的驱动信号控制分段不同比例的电流舵及开关，从而实现二进制数码转为模拟电流信号，并输出到多通道时钟交织网络。

所述DAC模块每两个为一组，分别在差分时钟ckp/2^(N-1)和ckn/2^(N-1)的控制下完成译码和驱动信号电路的同步，使得两个DAC模块的电流舵的开关控制信号差1/2个时钟周期，从而两个DAC模块的输出模拟电流信号恰好错开半个周期，将模拟电流信号提供给后续多通道时钟交织网络。

所述多通道时钟交织网络由多个（2^N+2^(N-1)+…+2+1）时钟交织模块组成，其前端与DAC阵列相连；DAC阵列中每两个DAC为一组，在相反相位的时钟控制下输出两路错开的模拟电流信号，该组两个电流信号进入一个时钟交织电路，时钟交织电路是时钟控制的差分开关，在高电平时选择一路模拟电流信号输出，另一路关闭，低电平时选择另一路模拟电流信号输出，这一路关闭，交叉反复，实现两个DAC模块的模拟电流信号交织输出，双通道内插处理后采样率翻倍。

所述的多通道时钟交织网络中，第一级的2^(N-1)个时钟交织电路将DAC阵列的2^N个DAC模块的电流实现双采样交织输出，同时采样率翻倍；然后第一级的时钟交织模块中的电流又每两个为一组由第二级的时钟交织模块在更高一倍频率的时钟控制下交织输出，从而实现二合一的双通道内插，采样率再次翻倍；如此往后不断重复，最终所有电流汇到最后一级的时钟交织电路输出，形成多通道时钟交织网络，整个网络将DAC阵列中的2^N个DAC模块电流合为一路电流，使得整个DAC的采样率提高2^N倍；多通道时钟交织网络后级与负载电阻相连接，交织汇合的电流通过负载电阻转换为模拟电压信号输出。

所述时钟链路包括时钟校准模块和分频器链，高速时钟输入到时钟链路，先经过时钟输出缓冲和占空比校准处理，然后输出到分频器链，并给出分频给出不同频率的时钟信号。数据接口、DAC阵列和多通道时钟交织网络都需要时钟同步才得以工作，特别地，多通道时钟交织网络中不同级之间的时钟交织要有不同倍数频率的时钟驱动。

本发明的优点：

1）本发明通过采用DAC阵列和多通道时钟交织网络大大提高了整体DAC的输出阻抗；对于一个单DAC的电路，通常只有电流舵及开关形成输出阻抗，或者再加上一级共源共栅管，以提高总的输出阻抗；但对于本发明，2^N个DAC组成的阵列上有N级时钟交织网络相当于在DAC核电流舵及开关基础上增加了N级共源共栅管，从而指数级地提高了整体电路的的输出阻抗，极大提高了芯片高频下的动态性能；

2）本发明中时钟交织开关是在高电平时让一路导通，低电平时让另一路导通的开关，从而实现交织输出同时采样率翻倍，时钟频率只有对应采样率的一半；对于本发明超高速数模转换器的采样率为fs，那么最高的时钟频率为fck=fs/2，且最高频率时钟作用在时钟交织网络的最后一级，往前所需时钟依次减半，直到最前面一级时钟交织所需时钟频率仅为为fck/2^(N-1)，DAC阵列中DAC模块采样率和所需时钟也仅为fck/2^(N-1)，因此超高采样率DAC采用多通道时钟交织结构能够大大降低DAC模块和前级电路的工作频率，将高频部分后移，使高频时钟集中在后级，这样能减小时钟频率，大大降低高频时钟信号的衰减，同时能降低DAC电流舵开关工作频率，提高系统性能；

3）本发明中交织开关工作时两路输入电流信号周期是输出电流周期的两倍，且两路输入会错开半个周期以便在时钟控制下交织输出，对于DAC模块中电流舵开关会由于码相关误差切换不同步，从而边沿处存在较大的毛刺；时钟交织开关工作时，由于两路输入错开，交织开关分别选择两路输入电流信号的中间平稳段输出，从而有效避免了码相关带来的毛刺；后级时钟交织网络也能够实现上述毛刺消除功能，大大消除了码相关误差对DAC芯片性能的影响，使得输出信号动态性能得到极大提升。

附图说明

图1是本发明一个简化后的双通道时钟交织DAC实施例电路框图。

图2是图1中LVDS数据接口模块的实施例电路框图和MUX工作示意图。

图3是图1中译码电路模块的一个实施例电路框图。

图4是图1中驱动电路电路模块的工作示意图。

图5是图1中双通道时钟交织DAC的电路图。

图6 是图5中双通道时钟交织DAC的工作示意图。

图7是本发明多通道时钟交织的超高速数模转换器的整体结构示意图。

具体实施方式

图7为本发明多通道时钟交织的超高速数模转换器的整体结构示意图。为使本发明的目的、特征和优点更加明显易懂，下面结合附图对本发明的其中一种具体实施案例进行详细明。需要说明的是，以下的实施案例只是本发明一种简化结构的实际使用，旨在说明本发明的实施过程和思想，本领域的技术人员可以根据本发明衍生更复杂的使用结构，且受到本专利的保护。

参见图1，为本发明一种多通道时钟交织的超高速数模转换器的实施例，对比前面介绍的多通道时钟交织的超高速数模转换器，这个实施例是本发明当N=1时的实施电路。如图1电路框图所示，这个电路是一个分辨率为12位的DAC，采样率为4Gsps，整个电路包含LVDS数据接口，MUX电路模块、由两组译码电路、驱动电路和DAC核等组成DAC阵列，以及一个时钟交织模块，此外还有时钟模块和基准偏置模块及负载。所述LVDS数据接口与MUX电路连接，用于将LVDS电平的数据信号转换为CMOS电平信号，然后数据经过MUX电路复接成两路，这两路数据分别通过两组类似的译码电路、驱动电路和DAC核，通过这两路数字信号转换为模拟电流信号，最后这两路模拟信号通过时钟控制的时钟交织开关交织输出，通过电阻负载转换为电压信号输出，同时采样率翻倍。

LVDS（Low-Voltage Differential Signaling）电平时一种具有低电压摆幅、差分输出的逻辑电平，其具有传输距离长、功耗低和抗干扰能力强等优点，是高速应用接口标准。如图2所示，在整个电路中所述的LVDS模块一共是64个相同的转换电路和同步寄存器组成，其将A/B/C/D一共4组12位LVDS信号转换为4组12位CMOS信号，数据码率为1GSps；然后通过时钟同步和多路复接器电路将A/C两路数字信号复接为一路的数字信号，将B/D两路二进制数字信号同样复接为一路信号，这样就实现了将四路1GSPS的数字信号复接为两路2GSps的数字信号，图2右侧是MUX工作示意图。

上述两路二进制数字信号分别进入两个译码器，两组二进制数字信号数据通过DAC阵列的两个DAC模块，其中都要经过译码电路、驱动电路和DAC核。高速高精度的 DAC主要采用的是温度计译码或者二进制与温度计译码的混合形式。本实施例DAC分辨率为12位，采用电流舵结构，需要2¹²-1=4095单位电流源。如果整个12位数字码一起进行温度计译码，需要产生4095个输出控制相应的开关，会导致译码电路和开关阵列的规模过大，芯片面积太大，电流源的失配也更加严重。本实施例采用的是两个完全对称的双DA核结构，对面积的控制更有必要。为此，本实施例选择将采用新的分段温度计译码技术。

所述译码电路的设计以一个BD路译码器和相应的DA核为例进行介绍，如图3所示。12位DAC对应需要4095个单位电流源，将12位分为5+4+3三段，其中低3位二进制数字码0 12 通过译码输出控制7个权重为1的单位电流源及开关；中间4位二进制码3 4 5 6通过温度计译码输出控制15个权重为8的电流源及开关；高5位二进制码7 8 9 10 11通过温度计译码输出控制31个权重为128的电流源及开关，即：

4095=2⁰+2¹+2²+2³+2⁴+2⁵+2⁶+2⁷+2⁸+2⁹+2¹⁰+2¹¹

=(2⁰+2¹+2²)+2³ *(2⁰+2¹+2²+2³)+2⁷*(2⁰+2¹+2²+2³+2⁴)

=1*7 +8*15 +128*31

通过这种分段温度计译码和电流源权重的分别，能简化译码电路的设计并降低电路规模。从图3可以看出，输入的是12位二进制数字码，先通过数据同步电路和信号选择控制后才进入两级译码电路完成译码。对每一位二进制信号，先经过同步和信号选择电路，其主要功能是完成MUX输出到译码电路后数据的同步。二进制数码信号经过同步和选择信号模块后就进行译码操作，译码电路分为两级，是因为采用一级电路译码时复杂译码逻辑的门延时过大，无法在一个时钟周期内完成所有逻辑运算，导致时序错乱，所以将其拆分为两级流水线译码电路实现，可有效提高译码电路的工作频率。

如图4所示，所述驱动电路模块主要是将CMOS电平转换为能够驱动DAC核中电流舵开关的差分信号。由一个CMOS信号获得互补差分信号的简单方法即为使用一个反相器，但如图4所示，由于反相器的延迟会使得SWN控制的导通（或关断）时刻相对于SWP有所延迟，导致M1和M2两个晶体管在一个短的时间内同时导通或同时关断。在两个开关管同时关断的情况下，电流没有到VDD的通路，因此公共点电压会充电趋向地GND，造成电流源的晶体管进入线性区甚至截止区，这会导致开关公共点电压Vx的波动和在对应的输出端产生与输入相关的很大的毛刺，从而导致动态性能恶化。在驱动NMOS开关管时，本实施例中采用专门的驱动电路模块，产生如图4所示的交叉点上浮的差分信号，当交叉点适当上浮时，电流始终有流出的通路，不会因为短暂的开关管都截止而导致的电流无通路流出降低输出阻抗和动态性能。

所述DAC的两个DAC核和时钟交织模块如图5所示，图中下面两个虚线框中是DAC#1和DAC#2两个DAC核的电流舵阵列，上面NMOS管M1-M8是时钟交织模块的开关管。从前述内容可知，两个DAC核是将两路2Gsps码率的数字信号转换为了模拟电流信号，即两个DAC核转换采样率为2Gsps。两个DAC核完全相同，但输出数据相差半个时钟周期。而2GHz的差分时钟CKP和CKN控制着时钟交织开关管M1-M8。CLK高电平即CKP有效时，M1、M4、M5和M8导通，此时A/C通道数字码流控制DAC #1转换的电流通过M1和M2 进入输出负载电阻，转化为模拟输出OUTP和OUTN，而B/D通道数字码流控制DAC #2转换的电流通过M5和M8进入Dummy Load伪负载；当CLK低电平即CKN有效时，M2、M3、M6和M7导通，此时B/D通道数字码流控制DAC Core #2转换的电流通过M6和M7进入输出负载电阻，转化为模拟输出OUTP和OUTN，DAC #1的电流进入伪负载。

如图6的示意图所表示，DAC #1和DAC#2时序相差180^o，只要设置好时钟与两个DAC的时序关系，就可以实现当时钟CLK高电平时选择DAC #1的电流稳定的部分输出，当时钟CLK低电平时选择DAC #2的电流稳定部分输出，如此在时钟的高低电平分别将两个DAC 核的电流交叉采样进入输出负载，完整整个DAC的转换，从而实现双通道的时钟交织DAC。

如图5所示的双通道时钟交织DAC结构有三个明显的有益效果：

1）上述结构因为时钟交织开关管充当了电流舵上面第二级的共源共栅管，从输出端的角度观察，则增加了一级共源共栅管，所以能保持高频下的较高的输出阻抗；

2）如图6所示DAC #1和DAC#2输出模拟电流时序相差180°，采样率为2GSps，M1-M8开关管在频率2GHz的时钟控制下高低电平分别输出DAC #1和DAC#2的两路电流，从而输出的数据采样率变为了4GSps，因此整个DAC的采样率翻倍。换言之，这种结构下可以将超高速采样率的DAC所需的时钟频率降低一半，从而大大提高芯片性能；

3）DAC #1和DAC#2各种进行数模转换的时候每一次数字码变化就会导致很多电流舵的切换从而产生变化的模拟电流信号，在数字码切换时的码相关误差会导致如图6中所示的毛刺。但经过时钟交织开关时，只要两路电流信号相位相差180°，然后通过时钟交织模块在时钟高电平时选择DAC#1的电流信号平坦处输出，时钟低电平时选择DAC#2 的电流信号平坦处输出，从而错开各自的毛刺部分，达到消除码相关误差的效果。码相关误差毛刺的消除能极大提高DAC芯片性能。

以上为多通道时钟交织的超高速数模转换器结构中当N=1的实施例，三个有益效果最终都表现在超高速数模转换器的动静态性能得到提升，具有很强的发明意义和应用价值。

以上所述仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围内。

Claims (7)

1.一种多通道时钟交织的超高速数模转换器，其特征在于主体包括LVDS数据接口电路、DAC阵列、多通道交织网络和时钟链路；其中LVDS数据接口电路与DAC阵列连接，将外部输入的LVDS电平的高速数据转换为CMOS电平数据送给DAC阵列；DAC阵列和多通道时钟交织网络连接，将数字信号数据通过译码、驱动和DAC核转换为模拟电流信号送给多通道交织网络；多通道交织网络与DAC阵列和时钟链路连接，在不同频率的时钟信号高低电平控制下依次交织输出，完成多通道模拟信号的逐级内插，最后通过负载电阻转为最终的高速模拟电压信号输出；时钟链路与LVDS数据接口电路、DAC阵列、多通道交织网络内部各模块连接，根据需要提供不同的时钟信号。

2.根据权利要求1 所述的一种多通道时钟交织的超高速数模转换器，其特征在于所述LVDS数据接口电路包括LVDS数据接收端口、电平转换电路、同步寄存器电路和CMOS输出端口；端接差分100Ω 电阻的LVDS数据接收端口接收外部输入的二进制数据，然后通过电平转换电路将LVDS电平转换为内部电路使用的CMOS电平，最后数据经过寄存器同步并输出到DAC阵列。

3.根据权利要求1 所述的一种多通道时钟交织的超高速数模转换器，其特征在于所述DAC阵列包含2^N个DAC模块，N=1,2,3…，每个DAC模块由译码电路、驱动电路和DAC核组成，DAC核是不同比例大小的电流舵阵列及开关；DAC阵列和多通道时钟交织网络相连，数据接口输出的二进制数据，通过译码电路根据DAC位数和电路性能规模的要求按一定比例分段译码，译码后的信号通过驱动电路转为合适的驱动信号控制分段不同比例的电流舵及开关，从而实现二进制数码转为模拟电流信号，并输出到多通道时钟交织网络。

4.根据权利要求3 所述的一种多通道时钟交织的超高速数模转换器，其特征在于，所述DAC模块每两个为一组，分别在差分时钟ckp/2^(N-1)和ckn/2^(N-1)的控制下完成译码和驱动信号电路的同步，使得两个DAC模块的电流舵的开关控制信号差1/2个时钟周期，从而两个DAC模块的输出模拟电流信号恰好错开半个周期，将模拟电流信号提供给后续多通道时钟交织网络。

5.根据权利要求1 所述的一种多通道时钟交织的超高速数模转换器，其特征在于所述多通道时钟交织网络由多个（2^N+2^(N-1)+…+2+1）时钟交织模块组成，其前端与DAC阵列相连；DAC阵列中每两个DAC为一组，在相反相位的时钟控制下输出两路错开的模拟电流信号，该组两个电流信号进入一个时钟交织电路，时钟交织电路是时钟控制的差分开关，在高电平时选择一路模拟电流信号输出，另一路关闭，低电平时选择另一路模拟电流信号输出，这一路关闭，交叉反复，实现两个DAC模块的模拟电流信号交织输出，双通道内插处理后采样率翻倍。

6.根据权利要求5 所述的一种多通道时钟交织的超高速数模转换器，其特征在于所述的多通道时钟交织网络中，第一级的2^(N-1)个时钟交织电路将DAC阵列的2^N个DAC模块的电流实现双采样交织输出，同时采样率翻倍；然后第一级的时钟交织模块中的电流又每两个为一组由第二级的时钟交织模块在更高一倍频率的时钟控制下交织输出，从而实现二合一的双通道内插，采样率再次翻倍；如此往后不断重复，最终所有电流汇到最后一级的时钟交织电路输出，形成多通道时钟交织网络，整个网络将DAC阵列中的2^N个DAC模块电流合为一路电流，使得整个DAC的采样率提高2^N倍；多通道时钟交织网络后级与负载电阻相连接，交织汇合的电流通过负载电阻转换为模拟电压信号输出。

7.根据权利要求1 所述的一种多通道时钟交织的超高速数模转换器，其特征在于所述时钟链路包括时钟校准模块和分频器链，高速时钟输入到时钟链路，先经过时钟输出缓冲和占空比校准处理，然后输出到分频器链，并给出分频给出不同频率的时钟信号。