CN204883707U - 一种基于fpga控制的新型多路高速dac同步电路 - Google Patents

Abstract

本实用新型公开了一种基于FPGA控制的新型多路高速DAC同步电路，包括时钟发生器和至少一个高速DAC，每个高速DAC通过数模时钟通道和同步时钟通道连接于时钟发生器；时钟发生器连接有FPGA，FPGA包括锁相环和与锁相环相连的源同步LVDS接口；FPGA的源同步LVDS接口通过至少一组LVDS通道分别连接于一个高速DAC，具体的，每一组LVDS通道包括数据时钟通道、频闪输入通道、数字信号广播和载波检测通道，数据时钟通道、频闪输入通道、数字信号广播和载波检测通道连接有同一个延时模块，并通过该延时模块连接于一个高速DAC，且每一个通道输出相位对齐。本实用新型优化了电路结构，能够解决现有技术中多路高速DAC之间的快速同步所需时间长和同步精度不高的问题。

Description

一种基于FPGA控制的新型多路高速DAC同步电路

技术领域

本实用新型属于雷达射频仿真技术领域，尤其涉及一种多路高速DAC同步电路。

背景技术

随着现在芯片加工工艺的提高，高速DAC芯片的输出频率越来越高，可直接输出上GHz的射频信号，使得在一些频段软件无线电可直接输出射频信号。

在现代通信、雷达、声纳等领域都需要处理各种数字信号，因为数字信号相比模拟信号具有稳定性好、精度高、快速处理等优点，在许多情况下，如现代的雷达系统中，雷达回波中包含距离、多普勒频率和角度等信息，需要将雷达回波采集并存储下来再进行处理后通过高速DAC输出，从而模拟所需要的目标信息。

在相控阵雷达、合成孔径雷达、分布式雷达等系统，由于不断发射连续波信号(发射信号带宽大，脉冲重复频率高)，通过目标后产生大量带有目标信息的回波信号，要模拟这些信号就需要多路高速DAC同时输出来完成目标的模拟。而现有技术中，多路高速DAC之间的快速同步所需要的时间长，同步精度不高，因此，多路高速DAC之间的快速同步与高精度就成了相当棘手的问题。

实用新型内容

本实用新型的目的在于：为了解决现有技术中多路高速DAC之间的快速同步所需时间长和同步精度不高的问题，提供了一种基于FPGA控制的新型多路高速DAC同步电路，它能够很好地解决以上问题，实现了多路高速DAC的快速同步和高精度同步。

本实用新型采用的技术方案如下：

一种基于FPGA控制的新型多路高速DAC同步电路，包括时钟发生器和至少一个高速DAC，每个高速DAC通过数模时钟通道和同步时钟通道连接于时钟发生器；时钟发生器连接有FPGA，FPGA包括距离方位控制关系算法模块、多相调制模块、锁相环和与锁相环相连的源同步LVDS接口；FPGA的源同步LVDS接口通过至少一组LVDS通道分别连接于一个高速DAC，具体的，每一组LVDS通道包括数据时钟通道、频闪输入通道、数字信号广播和载波检测通道，数据时钟通道、频闪输入通道、数字信号广播和载波检测通道连接有同一个延时模块，并通过该延时模块连接于一个高速DAC，且每一个通道输出相位对齐。

进一步的，锁相环为PLL或DLL。

进一步的，高速DAC采用AD9129RFDAC。

进一步的，每个DAC的同步时钟通道、数据时钟通道、频闪输入通道、数字信号广播和载波检测通道以其数模时钟通道作为相位参考信号通道。

进一步的，时钟发生器采用高速时钟发生器。

进一步的，时钟发生器连接有用于降频的时钟分频器。

综上所述，由于采用了上述技术方案，与现有技术相比，本实用新型的有益效果是：

本实用新型将多个高速DAC通过数模时钟通道和同步时钟通道连接于时钟发生器，再将时钟发生器连接于FPGA，FPGA设有源同步LVDS接口，源同步LVDS接口连接于锁相环，源同步LVDS接口通过数据时钟通道、频闪输入通道、数字信号广播和载波检测通道将FPGA连接于同一个延时模块，源同步LVDS接口再通过该延时模块连接于高速DAC，通过上述结构的改进后，相比于现有技术，本实用新型优化了结构，采用FPGA为核心的设计架构，每个DAC的同步时钟通道、数据时钟通道、频闪输入通道、数字信号广播和载波检测通道就能以其数模时钟通道作为相位参考信号通道，以FPGA完成移相算法的处理；多相调制时，FPGA的到达角θ首先进行相位差的计算，得到相位差φ；同时，FPGA的数字中频信号产生模块生成复信号，该复信号与相位差φ被送入多相调制模块即可进行无模糊相位调制，该复信号经过多相调制模块的无模糊相位调制后再传送给高速DAC进行数模变换多通道移相，通过FPGA的高精度、实时运算、相位控制以及数据加载等处理，最后就可实现多路高速DAC的快速同步和高精度同步。

附图说明

本实用新型将通过例子并参照附图的方式说明，其中：

图1本实用新型的多路高速DAC同步图；

图2本实用新型的两路高速DAC同步信号简化图；

图3本实用新型的多通道移相信号生成示意图；

图4本实用新型的多相调制实现框图。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

下面结合图1~图4对本实用新型作详细说明。

实施例1

参见图1，一种基于FPGA控制的新型多路高速DAC同步电路，包括时钟发生器（ClockGenerator）和5个高速DAC（DAC1~5），本实施例中，时钟发生器采用高速时钟发生器，高速时钟发生器通过时钟分配芯片分为多路时钟分别提供给每个高速DAC，每个高速DAC上设有DACCLKP/N引脚、SYNCP/N引脚以及DATACLKP/N引脚、ISTRP/N引脚、DAB[15：0]P/N引脚、DCD[15：0]P/N引脚等同时，时钟分配芯片分配的高速时钟信号还提供给另一个时钟分频器；高速DAC采用AD9129RFDAC，AD9129RFDAC的特性和优势：更新速率快、功耗低；每个高速DAC的DACCLKP/N引脚和SYNCP/N引脚分别通过数模时钟通道（DACCLKP/N）和同步时钟通道（SYNCP/N）连接于时钟发生器的输出端（OUTPUTS）；时钟发生器通过时钟分频器分频后连接有FPGA，具体的，时钟发生器连接于FPGA的专用时钟输入引脚；而FPGA设有多个模块，包括IO_Delay模块、距离方位控制关系算法模块、多相调制模块、锁相环和与锁相环相连的源同步LVDS接口等，而该锁相环采用的是PLL锁相环；FPGA的源同步LVDS接口通过5组LVDS通道分别连接于一个高速DAC，具体的，每一组LVDS通道包括数据时钟通道（DATACLKP/N）、频闪输入通道（ISTRP/N）、数字信号广播和载波检测通道（DAB[15：0]P/N、DCD[15：0]P/N），数据时钟通道（DATACLKP/N）、频闪输入通道（ISTRP/N）、数字信号广播和载波检测通道（DAB[15：0]P/N、DCD[15：0]P/N）连接有同一个延时模块（Delay，如Delay1，Delay2……Delay5），并通过该延时模块连接于一个高速DAC上对应的引脚，具体的，数据时钟通道（DATACLKP/N）对应DATACLKP/N引脚、频闪输入通道（ISTRP/N）对应ISTRP/N引脚、数字信号广播和载波检测通道（DAB[15：0]P/N、DCD[15：0]P/N）对应DAB[15：0]P/N引脚和DCD[15：0]P/N引脚，而数模时钟通道（DACCLKP/N）对应DACCLKP/N引脚，同步时钟通道（SYNCP/N）对应SYNCP/N引脚，使得每一个通道（即数据时钟通道、频闪输入通道、数字信号广播和载波检测通道）输出相位对齐。其中，多相调制模块包括数字延时移相0、复数乘法器φ，复数乘法器2φ，复数乘法器3φ和复数乘法器4φ。

上述方案中，每个DAC的同步时钟通道（SYNCP/N）、数据时钟通道（DATACLKP/N）、频闪输入通道（ISTRP/N）、数字信号广播和载波检测通道（DAB[15：0]P/N、DCD[15：0]P/N）以其数模时钟通道（DACCLKP/N）作为相位参考信号通道，相位参考信号通道的信号即是相位参考信号；其余四路以数模时钟通道（DACCLKP/N）的相位参考信号作为参考，同时按照移相算法（现有技术，本领域人公知）进行校准；FPGA内部设有同步时钟信号的异或门，如图2所示，到校准完成后，每路同步时钟信号（SYNC信号）通过FPGA内部的异或门变换为高电平。

DATACLKP/N分为LVDS正输入数据时钟（DATACLKP）和LVDS输出数据时钟（DATACLKN）。输入数据DAB[15：0]的P/N和DCD[15：0]的P/N被锁存的DATACLKP/N（双数据速率）两侧边缘。

数字信号广播和载波检测通道（DAB[15：0]P/N、DCD[15：0]P/N）：DAB[15：0]P/N为用于AB信道路径LVDS的正/负输入数据位（0~15），DCD[15：0]P/N为用于CD信道路径LVDS的正/负输入数据位（0~15）。

AD9129RFDAC集成双端口、源同步LVDS(低压差分信号)接口，简化了与FPGA（主机）的数据接口；AD9129RFDAC可通过单个DAC端口合成整个下游(发射)电缆频谱，其片内DLL（即延迟锁相环）优化不同时钟域之间的时序。

FPGA产生信号的数字码流。根据模拟目标要求，对产生的复信号进行无模糊相位调制，并传送给高速DAC进行数模变换多通道移相。由多通道算法实现原理（现有技术，本领域人公知）可知，根据推导出的通道移相公式，带入相关参数可计算出各个通道的相位。FPGA内距离方位控制关系算法模块的通道移相整体实现框图如图3所示：

多通道移相信号的生成：外部命令控制字进入FPGA的距离方位控制关系算法模块进行0°~360°的全方位移相，距离方位控制关系算法模块的各通道相位关系控制字（通道1~5相位关系控制字）通过对应通道（通道1~5）进行数字移相后进入DDS，DDS为直接数字式频率合成器，内部DDS在算法上进行了改进，提高了频率与相位精度；经过DDS输出的是一个可用的模拟频率信号，该模拟频率信号最后经过DAC，即可输出各通道（通道1~5）的移相信号。

而多相调制FPGA逻辑实现框图如图4所示：多相调制时，FPGA的到达角θ首先进行相位差的计算，得到相位差φ；同时，FPGA的数字中频信号产生模块生成复信号，该复信号与相位差φ被送入多相调制模块进行无模糊相位调制，该复信号经过多相调制模块中数字延时移相0、复数乘法器φ、复数乘法器2φ、复数乘法器3φ和复数乘法器4φ的无模糊相位调制后传送给高速DAC进行数模变换多通道移相；本实用新型是以FPGA为核心的设计架构，FPGA完成移相算法的处理，通过FPGA的高精度、实时运算、相位控制以及数据加载等处理，最后实现多路高速DAC的快速同步和高精度同步。

基于上述结构，本实用新型的基本原理如下所述：时钟发生器产生高速时钟信号，高速时钟信号通过时钟分配芯片分为多路时钟分别提供给每个高速DAC；同时，因为FPGA的专用时钟输入引脚不能接收如此高的时钟信号，分配的高速时钟信号还提供给另一个时钟分频器，时钟分频器可以对高速时钟信号进行降频，获得需要的时间精度，高速时钟信号经过时钟分频器分频后给FPGA的专用时钟输入引脚；FPGA的距离方位控制关系算法模块、多相调制模块再对进入的时钟信号进行移相、多相调制等处理，FPGA要输出的输出数据通过同过其内部IO_Delay模块进行时序调整后，再通过LVDS接口连接到延时模块进行相位调整等处理，经过再输入各个高速DAC的数据输入接口；FPGA的输出数据通过LVDS接口与FPGA输出的时钟信号进行源同步；本实用新型主要在硬件上的通过仿真，严格的时序等长，内部时序调整进行了温度补偿，由于多路高速DAC的时钟输入信号都来自于同一个时钟源，再通过上述结构的处理，从而保证了数据与时钟的快速同步和高精度同步，解决了现有技术中多路高速DAC之间的快速同步所需时间长和同步精度不高的问题。

实施例2

将PLL锁相环替换为DLL锁相环，其余部分不变，原理与实施例一基本相同。此处应用DLL锁相环的原因是：PLL锁相环又称模拟锁相环，使用了电压控制延迟，用VCO来实现和DLL中类试的延迟功能；DLL又称数字锁相环，是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入时钟和反馈时钟的上升沿一致来实现延迟功能的。

PLL锁相环与DLL锁相环的对比：

1）.功能上都可以实现倍频、分频、占空比调整，但是PLL调节范围更大，比如说：XILINX使用DLL，只能够2、4倍频；ALTERA的PLL可以实现的倍频范围就更大；

2）.PLL锁相环用的晶振存在不稳定性，而且会累加相位错误；而DLL锁相环在这方面更好一些，而且具有更强的抗干扰能力；

3）.总的来说，PLL在时钟的综合方面做得更好些，DLL则在jitterpowerprecision等方面优于PLL。

Claims (4)

1.一种基于FPGA控制的新型多路高速DAC同步电路，其特征在于，包括时钟发生器和至少一个高速DAC，每个高速DAC通过数模时钟通道和同步时钟通道连接于时钟发生器；时钟发生器连接有FPGA，FPGA包括距离方位控制关系算法模块、多相调制模块、锁相环和与锁相环相连的源同步LVDS接口；FPGA的源同步LVDS接口通过至少一组LVDS通道分别连接于一个高速DAC，具体的，每一组LVDS通道包括数据时钟通道、频闪输入通道、数字信号广播和载波检测通道，数据时钟通道、频闪输入通道、数字信号广播和载波检测通道连接有同一个延时模块，并通过该延时模块连接于一个高速DAC，且每一个通道输出相位对齐。

2.如权利要求1所述的一种基于FPGA控制的新型多路高速DAC同步电路，其特征在于，锁相环为PLL或DLL。

3.如权利要求1所述的一种基于FPGA控制的新型多路高速DAC同步电路，其特征在于，高速DAC采用AD9129RFDAC。

4.如权利要求1所述的一种基于FPGA控制的新型多路高速DAC同步电路，时钟发生器连接有用于降频的时钟分频器。