CN105515610A - 一种数字接收机模块及其信号处理方法与射频卡布线方法 - Google Patents

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Abstract

本发明公开一种数字接收机模块及其信号处理方法与射频卡布线方法。数字接收机模块包括信号采集单元、时钟管理单元、同步降速处理单元、信号处理单元。时钟管理单元为所述信号采集单元提供超高速采样时钟，为同步降速处理单元提供与采样时钟相参的同步降速处理时钟。信号采集单元实现对射频输入信号的采样和单比特量化，输出超高速单比特采集数据。同步降速处理单元通过1级降速处理，将1路超高速串行数据转换为16路高速并行数据。信号处理单元提供同步降速处理单元中在线可调延时的码值，完成高速并行数据的实时处理。本发明还公开所述数字接收机模块的信号处理方法、以及所述数字接收机模块的射频卡布线方法。

Description

一种数字接收机模块及其信号处理方法与射频卡布线方法
技术领域
本发明涉及一种数字接收机模块，尤其涉及一种超宽带单比特数字接收机模块、所述数字接收机模块的信号处理方法、所述数字接收机模块的射频卡布线方法。
背景技术
超宽带单比特数字接收机通过降低ADC量化精度和简化傅里叶变换，能够实现大瞬时带宽信号的实时数字处理，而且其体积较小、成本较低，因此，在电子战及宽带通信系统中得到广泛应用。超宽带单比特数字接收机一般包括信号采集单元、时钟管理单元、同步降速处理单元和信号处理单元，它们共同完成对输入射频信号的超高速单比特采集、超高速串行数据的同步降速处理和实时数字信号处理功能。
当采样速率大于20Gsps时，超高速单比特数据的同步降速处理通常采用两级降速处理的技术方案。例如，2012年，王坤达发表的论文“基于实时数字信号处理的宽带单比特瞬时测频接收技术”中描述了一种超宽带单比特数字接收机的硬件实现，给出了一种单比特数据采集及同步降速处理的方案。
请参阅图1，图1是论文中超高速单比特采样的原理框图，由超高速单比特ADC、时钟分配及分频和同步降速处理电路组成。其中超高速单比特ADC对射频输入信号进行不间断的采样；时钟分配和分频为单比特ADC和同步降速处理提供时钟信号；同步降速处理分两级实现，先将原始的1路超高速串行数据流转换成后级降速处理电路能够接收的4路高速串行数据流，再将4路高速串行数据流转换成FPGA能够适应的高速并行数据流。
但是，发明人在实现本发明的过程中发现现有技术的问题在于：两级同步降速处理需要对输入时钟信号进行2次分频和3次时钟分配，增加了时钟管理单元的复杂度，降低了整个接收机的可靠性；每一级降速处理的时钟和数据信号之间的相位关系很难实现精确控制，降速处理过程中会产生误码，影响整个接收机的稳定工作。
发明内容
本发明的目的在于提供一种超宽带单比特数字接收机模块、所述数字接收机模块的信号处理方法、所述数字接收机模块的射频卡布线方法，超宽带单比特数字接收机模块能降低时钟管理单元的复杂度，提高整个接收机的可靠性；每一级降速处理的时钟和数据信号之间的相位关系能够实现精确控制，降速处理过程中不易产生误码，保证整个接收机的稳定工作。
本发明通过以下技术方案实现：一种超宽带单比特数字接收机模块，其包括信号采集单元、时钟管理单元、同步降速处理单元、信号处理单元；所述时钟管理单元为所述信号采集单元提供超高速采样时钟，为同步降速处理单元提供与采样时钟相参的同步降速处理时钟；所述信号采集单元实现对射频输入信号的采样和单比特量化，输出超高速单比特采集数据；所述同步降速处理单元通过1级降速处理，将1路超高速串行数据转换为16路高速并行数据；所述信号处理单元提供同步降速处理单元中在线可调延时的码值，完成高速并行数据的实时处理。
作为上述方案的进一步改进，所述信号采集单元、所述时钟管理单元和所述同步降速处理单元集成在一个射频板卡上；所述射频板卡与所述信号处理单元通过FMC连接器互连，传输高速并行数据和延时码值。
进一步地，该射频板卡设计为1个FMC子板，所述信号处理单元在FPGA处理板上，所述FPGA处理板设计为1个FMC母板，1个FMC母板能挂载2个FMC子板。
作为上述方案的进一步改进，所述时钟管理单元包括2个时钟分配芯片和1个2分频时钟分频芯片；第1个时钟分配芯片将外部输入时钟分配到所述信号采集单元和所述2分频时钟分频芯片，第2个时钟分配芯片将所述2分频时钟分频芯片的2分频的时钟分配到所述同步降速处理单元。
作为上述方案的进一步改进，所述同步降速处理单元包括1个数据扇出芯片、2个数据延时芯片和2个同步解串芯片；所述数据扇出芯片将1路超高速串行数据扇出为2路串行数据；2个数据延时芯片分别调整所述2路串行数据的延时，控制降速处理的时钟和数据信号之间的相位关系；2个同步解串芯片分别实现1:8同步降速，级联起来实现1:16同步降速。
进一步地，所述同步降速处理单元基于时间交替采样原理，使用2个数据延时芯片调整2路串行数据的延时，在满足降速处理的时钟和串行数据之间的相位关系的同时，保证2路串行数据在时间上错开一个原始采样周期，使得2路串行数据经级联1:16同步降速处理后还能完整恢复为原始采样数据。
本发明还提供上述任意一种超宽带单比特数字接收机模块的信号处理方法，其包括以下步骤：产生超高速采样时钟和与采样时钟相参的同步降速处理时钟；对射频输入信号采样和单比特量化，输出超高速单比特采集数据；通过FPGA在线调整1级同步降速处理的延时码值；1级1:16同步降速处理，将1路超高速串行数据转换为16路高速并行数据完成高速并行数据的实时处理。
本发明还提供另一种超宽带单比特数字接收机模块的信号处理方法，所述超宽带单比特数字接收机模块包括信号采集单元、时钟管理单元、同步降速处理单元、信号处理单元；所述时钟管理单元为所述信号采集单元提供超高速采样时钟，为同步降速处理单元提供与采样时钟相参的同步降速处理时钟；所述信号采集单元实现对射频输入信号的采样和单比特量化，输出超高速单比特采集数据；所述同步降速处理单元通过1级降速处理，将1路超高速串行数据转换为16路高速并行数据；所述信号处理单元提供同步降速处理单元中在线可调延时的码值，完成高速并行数据的实时处理；所述同步降速处理单元包括1个数据扇出芯片、2个数据延时芯片和2个同步解串芯片；所述数据扇出芯片将1路超高速串行数据扇出为2路串行数据；2个数据延时芯片分别调整所述2路串行数据的延时，控制降速处理的时钟和数据信号之间的相位关系；2个同步解串芯片分别实现1:8同步降速，级联起来实现1:16同步降速；所述同步降速处理单元基于时间交替采样原理，使用2个数据延时芯片调整2路串行数据的延时，在满足降速处理的时钟和串行数据之间的相位关系的同时，保证2路串行数据在时间上错开一个原始采样周期，使得2路串行数据经级联1:16同步降速后还能完整恢复为原始采样数据；
1级1:16同步降速处理的工作时序包括以下步骤：所述信号采集单元原始采样16个数据d0，d1，……d14，d15，，数据扇出芯片(207)输出2路串行数据分别为数据一(D2071)和数据二(D2072)；数据一(D2071)输入第一个数据延时芯片(208)并经过延时输出数据三(D208)，数据三(D208)输入到第一个同步解串芯片(210)；数据二(D2072)输入第二个数据延时芯片(209)并经过延时输出数据四(D209)，数据四(D209)输入到第二个同步解串芯片(211)；数据三(D208)和数据四(D209)在时间上错开1个原始采样周期Ts；所述时钟管理单元输出的2路时钟CLK2051和CLK2052分别输入到两个同步解串芯片(210、211)；两个同步解串芯片(210、211)分别实现1:8降速，两个同步解串芯片(210、211)降速处理输出的时钟分别为CLK210和CLK211，两者同频且同相，频率为CLK2051或CLK2052的1/16；所述同步降速处理单元输出2路同步时钟和16路并行数据，实现1:16同步降速处理。
本发明还提供一种超宽带单比特数字接收机模块的射频卡布线方法，所述超宽带单比特数字接收机模块包括信号采集单元、时钟管理单元、同步降速处理单元、信号处理单元；所述时钟管理单元为所述信号采集单元提供超高速采样时钟，为同步降速处理单元提供与采样时钟相参的同步降速处理时钟；所述信号采集单元实现对射频输入信号的采样和单比特量化，输出超高速单比特采集数据；所述同步降速处理单元通过1级降速处理，将1路超高速串行数据转换为16路高速并行数据；所述信号处理单元提供同步降速处理单元中在线可调延时的码值，完成高速并行数据的实时处理；所述信号采集单元、所述时钟管理单元和所述同步降速处理单元集成在一个射频板卡上；所述射频板卡与所述信号处理单元通过FMC连接器互连，传输高速并行数据和延时码值；该射频板卡设计为1个FMC子板，所述信号处理单元在FPGA处理板上，所述FPGA处理板设计为1个FMC母板，1个FMC母板能挂载2个FMC子板；所述时钟管理单元包括2个时钟分配芯片和1个2分频时钟分频芯片；第1个时钟分配芯片将外部输入时钟分配到所述信号采集单元和所述2分频时钟分频芯片，第2个时钟分配芯片将所述2分频时钟分频芯片的2分频输出时钟分配到所述同步降速处理单元；所述同步降速处理单元包括1个数据扇出芯片、2个数据延时芯片和2个同步解串芯片；所述数据扇出芯片将1路超高速串行数据扇出为2路串行数据；2个数据延时芯片分别调整所述2路串行数据的延时，控制降速处理的时钟和数据信号之间的相位关系；2个同步解串芯片分别实现1:8同步降速，级联起来实现1:16同步降速；
射频板卡布线过程中，所述数据扇出芯片到2个数据延时芯片的数据信号线要等长；第2个时钟分配芯片到2个同步解串芯片的时钟信号线要等长；2个数据延时芯片分别到2个同步解串芯片的数据信号线要等长；2个同步解串芯片分别输出到FMC连接器的8个数据信号线要等长。
作为上述方案的进一步改进，在所述信号处理单元所在的FMC母板布线过程中，由FMC连接器到FPGA的16个高速并行数据信号线要等长。
本发明的有益效果在于：将信号采集单元、时钟管理单元和同步降速处理单元集成设计，通过FMC连接器与信号处理单元连接，降低了接收机硬件集成设计的难度，且便于性能升级；通过1级同步降速处理，简化时钟管理单元的设计，优化同步降速处理的时钟和数据信号之间的相位关系控制，提高整个接收机的可靠性和稳定性，同时也降低了硬件成本。
附图说明
图1是现有技术中的超高速单比特采样原理框图。
图2是本发明的超宽带单比特数字接收机模块示意图。
图3是本发明中1级1:16同步降速处理的工作时序图。
图4是本发明的实施例示意图。
具体实施方式
以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不限定本发明。
本发明公开的超宽带单比特数字接收机模块包括：信号采集单元，时钟管理单元，同步降速处理单元和信号处理单元。信号采集单元、时钟管理单元和同步降速处理单元集成在一个射频板卡上，实现对输入射频信号的超高速单比特采集和串行数据流的同步降速处理，输出高速并行数据；并通过FMC(FPGAMezzanineCard)连接器实现与信号处理单元之间的高密度互连，用于传输并行数据和延时码值；信号处理单元完成高速并行数据的实时处理。
本发明采用FMC架构，将信号采集单元、时钟管理单元和同步降速处理单元集成设计，与信号处理单元分别开发，降低了接收机硬件集成设计的难度，且便于性能升级；通过1级同步降速处理，简化时钟管理单元的设计，优化同步降速处理的时钟和数据信号之间的相位关系控制，提高整个接收机的可靠性和稳定性，同时也降低了硬件成本。
如图2所示，本实施例的超宽带单比特数字接收机模块包括信号采集单元201，时钟管理单元202，同步降速处理单元206和信号处理单元212。信号采集单元201、时钟管理单元202和同步降速处理单元206集成在一个射频板卡上，并通过FMC连接器与信号处理单元212连接，实现延时码值和并行数据的传输。
其中，信号采集单元201，实现对射频输入信号的采样和单比特量化，输出超高速单比特采集数据；
其中，时钟管理单元202，为信号采集单元提供超高速采样时钟，为同步降速处理单元提供与采样时钟相参的同步降速处理时钟；
其中，同步降速处理单元206，通过1级降速处理，将1路超高速串行数据转换为16路高速并行数据；
其中，信号处理单元212，提供同步降速处理单元中在线可调延时的码值，完成高速并行数据的实时处理。
其中，时钟管理单元202包括：2个时钟分配芯片(203和205)和1个2分频时钟分频芯片204，时钟分配芯片203将外部输入时钟分配到信号采集单元201和时钟分频芯片204，时钟分配芯片205将2分频的时钟分配到同步降速处理单元；
其中，同步降速处理单元206包括：1个数据扇出芯片207，2个数据延时芯片(208和209)和2个同步解串芯片(210和211)，数据扇出芯片207将1路超高速串行数据扇出为2路串行数据；2个数据延时芯片(208和209)分别调整对2路串行数据的延时，精确控制降速处理的时钟和数据信号之间的相位关系；2个同步解串芯片(210和211)分别实现1:8同步降速，级联起来实现1:16同步降速。
值得说明的是，如图3所示，1级1:16同步降速处理的具体工作时序如下：以信号采集单元201原始采样的16个数据(d0，d1，……d14，d15)为例，数据扇出芯片207输出2路串行数据分别为D2071和D2072；D2071输入数据延时芯片208并经过延时输出数据D208，D208输入到同步解串芯片210；D2072输入数据延时芯片209并经过延时输出数据D209，D209输入到同步解串芯片211；数据D208和数据D209在时间上错开1个原始采样周期Ts；时钟分配芯片205输出的2路时钟CLK2051和CLK2052分别输入到同步解串芯片210和211；同步解串芯片210和211分别实现1:8降速，芯片210将d1，d3，d5，d7，d9，d11，d13和d15转换为8路并行数据D2101～D2108，芯片211将d0，d2，d4，d6，d8，d10，d12和d14转换为另外8路并行数据D2111～D2118，芯片210和211降速处理输出的时钟分别为CLK210和CLK211，两者同频且同相，频率为CLK2051或CLK2052的1/16；同步降速处理单元206输出2路同步时钟和16路并行数据，实现1:16同步降速处理。
在本实施例中，超宽带单比特数字接收机模块用于宽带瞬时测频功能。如图4所示，信号采集单元201、时钟管理单元202和同步降速处理单元集成在一个射频板卡上，该射频板卡设计为1个FMC子板，信号处理单元212所在的FPGA处理板设计为1个FMC母板，1个FMC母板挂载2个FMC子板，电源管理模块、数字时钟处理模块和光模块用于辅助FMC子母板工作。
值得说明的是，FMC子板的层叠结构采用混压板材实现，表层使用射频板材RO4350B，用于传输超高速时钟及串行数据信号，内层使用FR-4，用于传输控制信号和电源，既保证信号传输的良好性能，又能节省面积、降低成本。
还值得说明的是，射频板卡布线过程中，射频板卡布线方法如下：数据扇出芯片207到数据延时芯片208和209的数据信号线要严格等长；时钟分配芯片205到同步解串芯片210和211的时钟信号线要严格等长；数据延时芯片208到同步解串芯片210的数据信号线与数据延时芯片209到同步解串芯片211的数据信号线要等长；同步解串芯片210输出到FMC连接器的8个数据信号线和同步解串芯片211输出到FMC连接器的8个数据信号线要等长。所有的等长控制要求均是为了满足同步降速处理过程中正确的时序关系。
还值得说明的是，在信号处理单元212所在的FMC母板布线过程中，由FMC连接器到FPGA的16个高速并行数据信号线也要保持等长。
还值得说明的是，在瞬时测频算法之前，16个高速并行数据需要进一步降速处理，以满足FPGA主时钟频率的要求。瞬时测频的基本算法包括高速并行FFT、峰值搜索、门限判定和频率字输出等功能子模块。输出的频率信息可通过光模块进行高速传输。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种超宽带单比特数字接收机模块，其特征在于：其包括信号采集单元、时钟管理单元、同步降速处理单元、信号处理单元；所述时钟管理单元为所述信号采集单元提供超高速采样时钟，为同步降速处理单元提供与采样时钟相参的同步降速处理时钟；所述信号采集单元实现对射频输入信号的采样和单比特量化，输出超高速单比特采集数据；所述同步降速处理单元通过1级降速处理，将1路超高速串行数据转换为16路高速并行数据；所述信号处理单元提供同步降速处理单元中在线可调延时的码值，完成高速并行数据的实时处理。
2.如权利要求1所述的超宽带单比特数字接收机模块，其特征在于：所述信号采集单元、所述时钟管理单元和所述同步降速处理单元集成在一个射频板卡上；所述射频板卡与所述信号处理单元通过FMC连接器互连，传输高速并行数据和延时码值。
3.如权利要求2所述的超宽带单比特数字接收机模块，其特征在于：该射频板卡设计为1个FMC子板，所述信号处理单元在FPGA处理板上，所述FPGA处理板设计为1个FMC母板，1个FMC母板能挂载2个FMC子板。
4.如权利要求1所述的超宽带单比特数字接收机模块，其特征在于：所述时钟管理单元包括2个时钟分配芯片和1个2分频时钟分频芯片；第1个时钟分配芯片将外部输入时钟分配到所述信号采集单元和所述2分频时钟分频芯片，第2个时钟分配芯片将所述2分频时钟分频芯片的2分频输出时钟分配到所述同步降速处理单元。
5.如权利要求1所述的超宽带单比特数字接收机模块，其特征在于：所述同步降速处理单元包括1个数据扇出芯片、2个数据延时芯片和2个同步解串芯片；所述数据扇出芯片将1路超高速串行数据扇出为2路串行数据；2个数据延时芯片分别调整所述2路串行数据的延时，控制降速处理的时钟和数据信号之间的相位关系；2个同步解串芯片分别实现1:8同步降速，级联起来实现1:16同步降速。
6.如权利要求5所述的超宽带单比特数字接收机模块，其特征在于：所述同步降速处理单元基于时间交替采样原理，使用2个数据延时芯片调整2路串行数据的延时，在满足降速处理的时钟和串行数据之间的相位关系的同时，保证2路串行数据在时间上错开一个原始采样周期，使得2路串行数据经级联1:16同步降速处理后还能完整恢复为原始采样数据。
7.一种如权利要求1至6中任意一项所述的超宽带单比特数字接收机模块的信号处理方法，其特征在于：其包括以下步骤：
产生超高速采样时钟和与采样时钟相参的同步降速处理时钟；
对射频输入信号采样和单比特量化，输出超高速单比特采集数据；
通过FPGA在线调整1级同步降速处理的延时码值；
1级1:16同步降速处理，将1路超高速串行数据转换为16路高速并行数据；
完成高速并行数据的实时处理。
8.一种如权利要求6所述的超宽带单比特数字接收机模块的信号处理方法，其特征在于：1级1:16同步降速处理的工作时序包括以下步骤：
所述信号采集单元原始采样16个数据d0，d1，……d14，d15，数据扇出芯片(207)输出2路串行数据分别为数据一(D2071)和数据二(D2072)；
数据一(D2071)输入第一个数据延时芯片(208)并经过延时输出数据三(D208)，数据三(D208)输入到第一个同步解串芯片(210)；数据二(D2072)输入第二个数据延时芯片(209)并经过延时输出数据四(D209)，数据四(D209)输入到第二个同步解串芯片(211)；数据三(D208)和数据四(D209)在时间上错开1个原始采样周期Ts；
所述时钟管理单元输出的2路时钟CLK2051和CLK2052分别输入到两个同步解串芯片(210、211)；两个同步解串芯片(210、211)分别实现1:8降速，两个同步解串芯片(210、211)降速处理输出的时钟分别为CLK210和CLK211，两者同频且同相，频率为CLK2051或CLK2052的1/16；
所述同步降速处理单元输出2路同步时钟和16路并行数据，实现1:16同步降速处理。
9.一种如权利要求3所述的超宽带单比特数字接收机模块的射频卡布线方法，其特征在于：所述时钟管理单元包括2个时钟分配芯片和1个2分频时钟分频芯片；第1个时钟分配芯片将外部输入时钟分配到所述信号采集单元和所述2分频时钟分频芯片，第2个时钟分配芯片将所述2分频时钟分频芯片的2分频输出时钟分配到所述同步降速处理单元；所述同步降速处理单元包括1个数据扇出芯片、2个数据延时芯片和2个同步解串芯片；所述数据扇出芯片将1路超高速串行数据扇出为2路串行数据；2个数据延时芯片分别调整所述2路串行数据的延时，控制降速处理的时钟和数据信号之间的相位关系；2个同步解串芯片分别实现1:8同步降速，级联起来实现1:16同步降速；
射频板卡布线过程中，所述数据扇出芯片到2个数据延时芯片的数据信号线要等长；第2个时钟分配芯片到2个同步解串芯片的时钟信号线要等长；2个数据延时芯片分别到2个同步解串芯片的数据信号线要等长；2个同步解串芯片分别输出到FMC连接器的8个数据信号线要等长。
10.如权利要求9所述的超宽带单比特数字接收机模块的射频卡布线方法，其特征在于：在所述信号处理单元所在的FMC母板布线过程中，由FMC连接器到FPGA的16个高速并行数据信号线要等长。
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