CN101063893A - 早期hss rx数据采样的方法和电路 - Google Patents

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Abstract

本发明公开一种早期HSS RX数据采样的方法和电路。根据本发明，在以并行格式读取来自串行数据源的方法中，通过放置多个预定数据单元到并行总线上及当在并行总线上的该多个预定单元的每一个都为有效时发出解串时钟，对来自串行数据源的数据进行解串。在发出每一个解串时钟后的预定的时间量之后，产生延迟的时钟脉冲。重复每一个延迟的脉冲以产生与每一个延迟的脉冲相对应的终点重复时钟脉冲，其中预定的时间量是这样的时间量，该时间量保证当发出每一个终点重复时钟脉冲时并行总线上的每一个预定的数据单元是有效的。

Description

早期HSS RX数据采样的方法和电路
技术领域
本发明涉及数字时钟电路，更特别地，涉及一种用在串行-并行通信中的时钟电路。
背景技术
在许多计算机系统中，在专用集成电路(ASIC)和定制集成电路里使用高速串行器-解串器(HSS)内核，以用于来自处理器-处理器的装置和处理器-输入/输出的装置的通信。HSS内核的接收部分接收一个(或多个)高速串行数据线(lane)并把每一个数据线(lane)转换为频率低得多的并行数据。如图1A中所示，在一个例子中，一个具有代表性的现有HSS内部接收(Rx)接口由时钟(RxDCLK)和并行数据总线(RxD(7:0))组成。(应该注意的是，8位宽总线的使用仅仅是作为例子来使用)。解串器10从串行数据流接收数据并把该数据的单元放置在并行总线上。每一次新的单元被放置在并行总线上时，时钟12发出RxDCLK信号，指出在并行总线上的数据是有效的。假定RxDCLK信号缺少足够的能量去激活典型地访问数据的所有装置，则不得不由时钟树16重复(repeat)时钟。时钟树16包括产生来自时钟12的RxDCLK信号的复制的递增级数的重复器18，以预定的时间量延迟。当每一个连续的重复器18的延迟被加在一起时，大量的树延迟通过系统被传播。
采用装置14进行数据采样是有问题的，因为在时钟树的一个终点所重复的时钟信号具有相对于由时钟12所产生的原始RxDCLK信号的大量延迟。如图1B中所示，在时序图20中，RxDCLK信号加上树延迟的前沿可以在RxDCLK信号自身的前沿之后的半个时钟周期或更多。当发出RxDCLK信号加上树延迟的前沿时，如果装置14读取前沿上的数据，那么并行总线上的数据就是无效的。
回到图1A，一个解决这个问题的现有方法是把与树延迟相等的延迟20加入到并行数据中，从而与时钟树的延迟匹配。从图1B中可以看出，这导致并行总线上的数据(RxD(7:0)+数据延迟)与RxDCLK信号加上树延迟对齐。
这个解决方法具有几个缺点，包括：(a)需要额外的单元(cell)用以延迟每一个数据信号；(b)在芯片的物理设计中要求手动干涉，以保证加入到并行数据路径的延迟按正确的量结束以与时钟树延迟相匹配，并且需要管理两个相对长的路径的变化；及(c)加入到并行数据的延迟增加了接口的整体滞后。
因此，需要一个系统，该系统中并行数据可以由多个具有最小滞后的装置读取。
发明内容
本发明克服了以前的技术的缺点，一方面，本发明是以并行格式读取来自串行数据源的数据的方法，其中，通过放置多个预定的数据单元到并行总线上以及当该多个预定单元的每一个在并行总线上为有效时发出解串时钟，对来自串行数据源的数据进行解串。在发出每一个解串时钟之后的预定的时间量，产生延迟的时钟脉冲。重复每一个延迟的脉冲以产生对应于每一个延迟的脉冲的终点重复时钟脉冲，其中预定的时间量是这样的时间量，该时间量保证当发出每一个终点重复时钟脉冲时并行总线上的每一个预定的数据单元是有效的。
另一方面，本发明是访问来自使用时钟树的系统中的数据源的数据的方法，其中，周期性地产生读取脉冲。重复读取脉冲以产生多个周期终点重复时钟脉冲。在重复步骤前延迟该读取脉冲，以使每一个终点重复时钟脉冲以预定的时间量相对于相应的读取脉冲被延迟。
还有另一方面，本发明是促进在响应串行数据流并将数据放置于并行总线上的解串器与使用并行总线的数据通信中的装置之间进行的通信的数字通信电路。该电路包括解串时钟、延迟单元和时钟树。每一次在并行总线上的数据为有效时，解串时钟周期地发出时钟读取脉冲。延迟单元从解串时钟接收时钟读取脉冲并周期地发出相应的延迟的时钟脉冲。该延迟的时钟脉冲以预定的周期相对于时钟读取脉冲被延迟。因此，重复延迟的时钟脉冲的时钟树周期地发出多个终点重复时钟脉冲。每一个终点重复时钟信号具有基本上同步的前沿。选择预定的时间量以使得当并行总线上的数据有效时发出每一个终点重复时钟信号，从而使得该装置可以读取来自并行总线的数据。
根据下面结合附图对优选的实施例所进行的详细描述，本发明的这些及其它方面会很明显。对于本领域技术人员很显然的是，可以实现本发明的许多变化和修改而不背离所公开的新颖概念的精神和范围。
附图说明
图1A是在读取解串数据中所使用的时钟机制的典型的现有技术的方框图。
图1B是与图1A中所示的现有技术系统相关的时序图。
图2A是根据本发明的时钟机制的示例性的实施例的方框图。
图2B是与图2A中所示的机制相关的时序图。
具体实施方式
现在详细描述本发明的一个优选实施例。参照附图，整个视图中，相似的标号表示相似的部分。如这里描述中和整个权利要求中所使用的那样，下列术语在此具有直接关联的含义，除非上下文有明确指示，否则，“一个”、“该”的含义包括复数的参考，“于”的含义包括“在其中”或“在其上”。
如图2A和2B所示，本发明的一个代表实施例100在时钟树16之前将时钟延迟110加到来自解串器10的时钟12的输出。该延迟用于这样的时间量，该时间量使得在时钟树16的终点112处的时钟信号具有与解串器时钟信号的前沿在时间上基本上对齐的前沿。该延迟可以在解串器时钟12的0个周期到1个周期的范围内，这取决于树延迟。
从图2B中所示的时序图120中可以看出，终点时钟信号(RxDCLK+树延迟+时钟延迟)具有与来自解串器10的时钟12基本上对齐的波形，除了在任意给定时间，终点时钟信号落后RxDCLK信号一个周期。通过延迟终点时钟信号，数据可以不必被延迟，而且以稳定状态运行时，读取并行数据的装置14不经历大量延迟。
在图2B中所示的例子中，在数据总线上当数据单元“A”为有效时，RxDCLK以脉冲“1”发出，当数据单元“B”为有效时，RxDCLK再以脉冲“2”发出。没有时钟延迟单元110的情况下，终点时钟信号(RxDCLK+树延迟)将从RxDCLK信号延迟半个周期，这样脉冲“1”将出现在RxDCLK信号的脉冲“1”和“2”之间的半路。因此，当在并行总线上的数据(RxD(7:0))为无效时，将出现终点时钟信号的前沿。然而，通过将RxDCLK信号延迟约半个周期，将延迟后的终点时钟信号(RxDCLK+树延迟+时钟延迟)与RxDCLK信号对齐；然而，终点时钟信号的脉冲“1”实质上是与RxDCLK信号的脉冲“2”同时出现的。这样，每一个终点重复时钟脉冲在时间上基本与相应的RxDCLK信号的下一个周期对齐。因此，当RxDCLK信号的脉冲“2”发出时在并行总线上消息包“B”为有效，在发出对应于脉冲“1”的终点时钟信号的延迟脉冲时大约同时由装置14读取它。通过这样做，来自解串器10的数据只要在并行总线上是有效的对装置14来说就是可用的，而不是必须被延迟大约半个周期。
在一个实施例中，时钟延迟的量可以这样确定，确定全部的树延迟并接着从解串器时钟12的一个完整周期中减掉该量。在一些应用中，可取的做法是使终点时钟脉冲与RxDCLK稍微偏移一些，下面的权利要求旨在适用于所有这样的应用。
当时钟树的延迟是RxDCLK时钟周期的一个相当大的部分时，这个解决方案变得更加有利。本发明提供几个优于其它系统之处，包括：(a)它使用缩减了的芯片面积，因为消除了并行数据延迟单元；(b)在物理设计中较易完成时序分析，因为仅仅管理一个具有大的可变性的路径(即单个时钟延迟)；(c)接口的整体滞后时间通过一个时钟周期而改善了。
上述的实施例，包括优选的实施例和本发明者在提出本申请时所知道的本发明的最佳模式，仅仅作为说明性的例子而举出。很容易理解的是，在不脱离本发明的思想和精神的情况下，可对本说明书中所公开的特定实施例作出许多改变。因此，本发明的范围由所附权利要求限定，而非受限于上述特别描述的实施例。

Claims (11)

1.一种以并行格式读取来自串行数据源的数据的方法，该方法包括这些步骤：
a.通过放置多个预定的数据单元到并行总线上及当在并行总线该多个预定单元的每一个为有效时发出解串时钟，对来自串行数据源的数据进行解串；
b.在发出每一个解串时钟后的预定的时间量之后，产生延迟的时钟脉冲；和
c.重复每一个延迟的脉冲以产生对应于每一个延迟的脉冲的终点重复时钟脉冲，其中预定的时间量是这样的时间量，该时间量保证当发出每一个终点重复时钟脉冲时并行总线上的每一个预定的数据单元是有效的。
2.如权利要求1所述的方法，还包括当发出至少一个终点重复时钟脉冲时读取至少一个预定的数据单元的步骤。
3.如权利要求1所述的方法，其中预定的时间量在解串时钟的0个周期和1个周期之间。
4.如权利要求1所述的方法，预定的时间量具有这样的周期，使得每一个终点重复时钟脉冲在时间上基本上与相应的下一个解串时钟对齐。
5.一种访问来自使用时钟树的系统中的数据源的数据的方法，该方法包括这些步骤：
a.周期性地产生读取脉冲；
b.重复该读取脉冲以产生多个周期的终点重复时钟脉冲；和
c.在重复步骤前延迟该读取脉冲，以使每一个终点重复时钟脉冲以预定的时间量从相应的读取脉冲延迟。
6.如权利要求5所述的方法，其中预定的时间量在0个读取脉冲周期和1个读取脉冲周期之间。
7.一种数据通信电路，用于在响应串行数据流并将数据放置于并行总线上的解串器与使用并行总线的数据通信中的装置之间进行的通信，该电路包括：
a.每一次并行总线上的数据为有效时周期性地发出时钟读取脉冲的解串时钟；
b.从解串时钟接收时钟读取脉冲和周期性地发出相应的延迟时钟脉冲的延迟单元，该延迟的时钟脉冲以预定的周期从时钟读取脉冲延迟；和
c.重复延迟的时钟脉冲，从而周期性地发出多个终点重复时钟脉冲的时钟树，其中每一个终点重复时钟脉冲具有基本上同步的前沿，选择预定的时间量以使得当并行总线上的数据为有效时发出每一个终点重复时钟信号，从而使得该装置可以读取来自并行总线的数据。
8.如权利要求7所述的数据通信电路，其中预定的时间量在解串时钟的0个周期和解串时钟的1个周期之间。
9.如权利要求7所述的数据通信电路，其中预定的时间量这样选择，每一个终点重复时钟脉冲在时间上基本上与相应的时钟读取脉冲的下一个周期对齐。
10.如权利要求7所述的数据通信电路，其中时钟树包括至少一个时钟信号重复器。
11.如权利要求7所述的数据通信电路，其中时钟树具有和时钟读取脉冲的发出与相应的终点重复时钟脉冲的发出之间的时间量相等的树延迟，并且其中预定的时间量等于解串时钟的一个周期减去树延迟。
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