JPH0828669B2 - 高速デ−タ処理方式 - Google Patents
高速デ−タ処理方式Info
- Publication number
- JPH0828669B2 JPH0828669B2 JP60279877A JP27987785A JPH0828669B2 JP H0828669 B2 JPH0828669 B2 JP H0828669B2 JP 60279877 A JP60279877 A JP 60279877A JP 27987785 A JP27987785 A JP 27987785A JP H0828669 B2 JPH0828669 B2 JP H0828669B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- serial
- speed clock
- processing unit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力直列データを並列処理する高速データ
処理方式に関する。特に、直列並列変換および並列直列
変換に必要なクロック入力系の改良に関する。
処理方式に関する。特に、直列並列変換および並列直列
変換に必要なクロック入力系の改良に関する。
本発明は、入力直列データを並列処理する高速データ
処理方式において、 直列並列処理部に入力される分周低速クロック、およ
び並列直列処理部に入力されるシフトしたｎ個の分周低
速クロックを入力高速クロックから生成し、直列並列処
理部に入力される分周低速クロックに対して入力高速ク
ロックと位相調整を行うことにより、 位相調整箇所を削減し、位相調整にかかる手間および
時間を最小限に抑えることができるようにしたものであ
る。
処理方式において、 直列並列処理部に入力される分周低速クロック、およ
び並列直列処理部に入力されるシフトしたｎ個の分周低
速クロックを入力高速クロックから生成し、直列並列処
理部に入力される分周低速クロックに対して入力高速ク
ロックと位相調整を行うことにより、 位相調整箇所を削減し、位相調整にかかる手間および
時間を最小限に抑えることができるようにしたものであ
る。
第２図は、従来の高速データ処理方式を示すブロック
構成図である。
構成図である。
第２図において、参照番号10は直列並列処理部、参照
番号20は並列データ処理部、参照番号30は並列直列処理
部であり、直列並列処理部10に入力される直列入力デー
タSIDは、直列並列変換部11で並列データD1、D2、…、D
nに変換され、並列データ処理部20に入力する。この並
列データ処理部20で処理された並列データd1、d2、…、
dnは並列直列処理部30に入力され、並列直列変換部31で
直列出力データSODに変換され出力される。
番号20は並列データ処理部、参照番号30は並列直列処理
部であり、直列並列処理部10に入力される直列入力デー
タSIDは、直列並列変換部11で並列データD1、D2、…、D
nに変換され、並列データ処理部20に入力する。この並
列データ処理部20で処理された並列データd1、d2、…、
dnは並列直列処理部30に入力され、並列直列変換部31で
直列出力データSODに変換され出力される。
入力高速クロックHCKは、遅延線51を介して直列並列
処理部10の直列並列変換部11および分周低速クロック発
生部12に入力され、遅延線52を介して並列直列処理部30
の並列直列変換部31に入力される。分周低速クロック発
生部12から出力される分周低速クロックLCK0は直列並列
変換部11に入力し、分周低速クロックLCK0と同時に発生
するシフトクロックLCK1、LCK2、…、LCKnは、各遅延線
531、532、…、53nを介して並列直列変換部31に入力す
る。
処理部10の直列並列変換部11および分周低速クロック発
生部12に入力され、遅延線52を介して並列直列処理部30
の並列直列変換部31に入力される。分周低速クロック発
生部12から出力される分周低速クロックLCK0は直列並列
変換部11に入力し、分周低速クロックLCK0と同時に発生
するシフトクロックLCK1、LCK2、…、LCKnは、各遅延線
531、532、…、53nを介して並列直列変換部31に入力す
る。
第３図は、直列入力データと各クロックとの関係を示
すタイムチャートである。
すタイムチャートである。
このような従来の高速データ処理方式では、直列デー
タを並列データに変換する際に、直列並列処理部10の読
み出しタイミングクロックに、入力高速クロックHCKを
並列データ処理部20の入力並列データ数ｎで分周した分
周低速クロックLCK0を用いて読み出しタイミングとして
いる。すなわち、第３図に示すタイムチャートのシフト
クロックLCK1の立ち上がりを基準に読み出しをしてい
る。
タを並列データに変換する際に、直列並列処理部10の読
み出しタイミングクロックに、入力高速クロックHCKを
並列データ処理部20の入力並列データ数ｎで分周した分
周低速クロックLCK0を用いて読み出しタイミングとして
いる。すなわち、第３図に示すタイムチャートのシフト
クロックLCK1の立ち上がりを基準に読み出しをしてい
る。
また、直列並列処理部10の分周低速クロック発生部12
では、入力高速クロックHCKの１周期分ずつシフトした
ｎ相の分周低速クロック（シフトクロック）LCK1、LC
K2、…、LCKnを発生し、遅延線531、532、…、53nで入
力高速クロックHCKに対する位相調整を施し、並列直列
処理部30では、このｎ個の分周低速クロックLCK1、LC
K2、…、LCKnを読み込みタイミングとして、データ処理
された並列信号を直列出力データSODに変換している。
では、入力高速クロックHCKの１周期分ずつシフトした
ｎ相の分周低速クロック（シフトクロック）LCK1、LC
K2、…、LCKnを発生し、遅延線531、532、…、53nで入
力高速クロックHCKに対する位相調整を施し、並列直列
処理部30では、このｎ個の分周低速クロックLCK1、LC
K2、…、LCKnを読み込みタイミングとして、データ処理
された並列信号を直列出力データSODに変換している。
ところが、このような従来の高速データ処理方式で
は、第２図に示すように直列並列処理部10の分周低速ク
ロック発生部12から出力されるｎ個のシフトクロックLC
K1、LCK2、…、LCKnを、ｎ個の遅延線531、532、…、53
nで入力高速クロックHCKに対する位相調整をしたうえ
で、並列直列処理部30に導入する必要があった。すなわ
ち、位相調整箇所がｎ個になるために、その調整を手間
と時間がかかる問題点があった。
は、第２図に示すように直列並列処理部10の分周低速ク
ロック発生部12から出力されるｎ個のシフトクロックLC
K1、LCK2、…、LCKnを、ｎ個の遅延線531、532、…、53
nで入力高速クロックHCKに対する位相調整をしたうえ
で、並列直列処理部30に導入する必要があった。すなわ
ち、位相調整箇所がｎ個になるために、その調整を手間
と時間がかかる問題点があった。
本発明は、このような従来の問題点を解決するもの
で、位相調整箇所を削減し位相調整の手間を最小限に抑
えることができる高速データ処理方式を提供することを
目的とする。
で、位相調整箇所を削減し位相調整の手間を最小限に抑
えることができる高速データ処理方式を提供することを
目的とする。
本発明は、直列データを入力して並列データに変換処
理する直列並列処理部と、変換された並列データを処理
する並列データ処理部と、処理された並列データを直列
データに変換処理して出力する並列直列処理部と、入力
高速クロックを一つのグループの並列データ数ｎで分周
し、上記直列並列処理部に入力される一つの分周低速ク
ロックおよび上記並列直列処理部に入力される上記入力
高速クロックの１周期分ずつシフトしたｎ個の分周低速
クロックを発生する分周低速クロック発生部と、上記発
生された各分周低速クロックと上記入力高速クロックと
の位相調整を行う位相調整手段とを備えた高速データ処
理方式において、上記分周低速クロック発生部は、上記
並列直列処理部に設けられてｎ個の分周低速クロックを
上記並列直列処理部に供給し、上記位相調整手段は、こ
の分周低速クロック発生部からの一つの分周低速クロッ
クに対して位相調整を行って上記直列並列変換部に入力
する構成であることを特徴とする。
理する直列並列処理部と、変換された並列データを処理
する並列データ処理部と、処理された並列データを直列
データに変換処理して出力する並列直列処理部と、入力
高速クロックを一つのグループの並列データ数ｎで分周
し、上記直列並列処理部に入力される一つの分周低速ク
ロックおよび上記並列直列処理部に入力される上記入力
高速クロックの１周期分ずつシフトしたｎ個の分周低速
クロックを発生する分周低速クロック発生部と、上記発
生された各分周低速クロックと上記入力高速クロックと
の位相調整を行う位相調整手段とを備えた高速データ処
理方式において、上記分周低速クロック発生部は、上記
並列直列処理部に設けられてｎ個の分周低速クロックを
上記並列直列処理部に供給し、上記位相調整手段は、こ
の分周低速クロック発生部からの一つの分周低速クロッ
クに対して位相調整を行って上記直列並列変換部に入力
する構成であることを特徴とする。
本発明は、入力高速クロックを並列データ数ｎで分周
し、直列並列処理部に入力される分周低速クロック、お
よび並列直列処理部に入力される入力高速クロックの１
周期分ずつシフトしたｎ個の分周低速クロックを発生
し、直列並列処理部に入力される分周低速クロックに対
して入力高速クロックとの位相調整を行うことにより、
分周低速クロックに対する位相調整箇所が一つですむの
で位相調整を容易にすることができる。
し、直列並列処理部に入力される分周低速クロック、お
よび並列直列処理部に入力される入力高速クロックの１
周期分ずつシフトしたｎ個の分周低速クロックを発生
し、直列並列処理部に入力される分周低速クロックに対
して入力高速クロックとの位相調整を行うことにより、
分周低速クロックに対する位相調整箇所が一つですむの
で位相調整を容易にすることができる。
以下、本発明の実施例方式を図面に基づいて説明す
る。
る。
第１図は、本発明の一実施例を示すブロック構成図で
ある。第１図において、直列データおよび並列データの
処理系は基本的には従来例と同様である。すなわち、参
照番号10は直列並列処理部、参照番号20は並列データ処
理部、参照番号30は並列直列処理部であり、直列並列処
理部10に入力される直列入力データSIDは、直列並列変
換部11で並列データD1、D2、…、Dnに変換され、並列デ
ータ処理部20に入力する。この並列データ処理部20で処
理された並列データd1、d2、…、dnは並列直列処理部30
に入力され、並列直列変換部31で直列出力データSODに
変換され出力される。
ある。第１図において、直列データおよび並列データの
処理系は基本的には従来例と同様である。すなわち、参
照番号10は直列並列処理部、参照番号20は並列データ処
理部、参照番号30は並列直列処理部であり、直列並列処
理部10に入力される直列入力データSIDは、直列並列変
換部11で並列データD1、D2、…、Dnに変換され、並列デ
ータ処理部20に入力する。この並列データ処理部20で処
理された並列データd1、d2、…、dnは並列直列処理部30
に入力され、並列直列変換部31で直列出力データSODに
変換され出力される。
入力高速クロックHCKは、遅延線51を介して直列並列
処理部10の直列並列変換部11に入力され、遅延線52を介
して並列直列処理部30の並列直列変換部31に入力され
る。
処理部10の直列並列変換部11に入力され、遅延線52を介
して並列直列処理部30の並列直列変換部31に入力され
る。
本発明の特徴とするところは、並列直列処理部30に分
周低速クロック発生部32を備え、この分周低速クロック
発生部32に遅延線52を介した入力高速クロックHCKを取
り込んで、分周低速クロックLCK0および分周低速クロッ
クLCK0と同時に発生するシフトクロックLCK1、LCK2、
…、LCKnを生成し、分周低速クロックLCK0は１個の遅延
線53を介して直列並列処理部10の直列並列変換部11に入
力し、シフトクロックLCK1、LCK2、…、LCKnは直接に並
列直列変換部31に入力する構成にある。
周低速クロック発生部32を備え、この分周低速クロック
発生部32に遅延線52を介した入力高速クロックHCKを取
り込んで、分周低速クロックLCK0および分周低速クロッ
クLCK0と同時に発生するシフトクロックLCK1、LCK2、
…、LCKnを生成し、分周低速クロックLCK0は１個の遅延
線53を介して直列並列処理部10の直列並列変換部11に入
力し、シフトクロックLCK1、LCK2、…、LCKnは直接に並
列直列変換部31に入力する構成にある。
すなわち、並列直列処理部30で入力高速クロックHCK
に同期した分周低速クロックLCK0を発生し、同時に発生
するｎ相のシフトクロックLCK1、LCK2、…、LCKnも並列
直列変換部31へ同時に直接入力される。一方、直列並列
処理部10では、並列直列処理部30より取り出した分周低
速クロックLCK0を一つの遅延線53により位相調整を施
し、入力高速クロックHCKと位相同期をとったうえで読
み出しタイミングとしている。
に同期した分周低速クロックLCK0を発生し、同時に発生
するｎ相のシフトクロックLCK1、LCK2、…、LCKnも並列
直列変換部31へ同時に直接入力される。一方、直列並列
処理部10では、並列直列処理部30より取り出した分周低
速クロックLCK0を一つの遅延線53により位相調整を施
し、入力高速クロックHCKと位相同期をとったうえで読
み出しタイミングとしている。
したがって本発明方式は、直列並列変換部11で利用さ
れる分周低速クロックLCK0の位相調整を行うだけで従来
例方式と同様の動作が可能である。
れる分周低速クロックLCK0の位相調整を行うだけで従来
例方式と同様の動作が可能である。
本発明は、以上説明したように、並列直列処理部へ分
周低速クロック発生部を移すことによって、遅延線を大
幅に削減することができ、したがって位相調整箇所が少
なくなるので、位相調整にかかる手間と時間を最小限に
抑えることができる効果がある。
周低速クロック発生部を移すことによって、遅延線を大
幅に削減することができ、したがって位相調整箇所が少
なくなるので、位相調整にかかる手間と時間を最小限に
抑えることができる効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図は従来例高速データ処理方式を示すブロック構成
図。 第３図は直列入力データと各クロックとの関係を示すタ
イムチャート。 10……直列並列処理部、11……直列並列変換部、12……
分周低速クロック発生部、20……並列データ処理部、30
……並列直列処理部、31……並列直列変換部、32……分
周低速クロック発生部、51、52、53……遅延線。
図。 第３図は直列入力データと各クロックとの関係を示すタ
イムチャート。 10……直列並列処理部、11……直列並列変換部、12……
分周低速クロック発生部、20……並列データ処理部、30
……並列直列処理部、31……並列直列変換部、32……分
周低速クロック発生部、51、52、53……遅延線。
Claims (1)
- 【請求項１】直列データを入力して並列データに変換処
理する直列並列処理部と、 変換された並列データを処理する並列データ処理部と、 処理された並列データを直列データに変換処理して出力
する並列直列処理部と、 入力高速クロックを一つのグループの並列データ数ｎで
分周し、上記直列並列処理部に入力される一つの分周低
速クロックおよび上記並列直列処理部に入力される上記
入力高速クロックの１周期分ずつシフトしたｎ個の分周
低速クロックを発生する分周低速クロック発生部と、 上記発生された各分周低速クロックと上記入力高速クロ
ックとの位相調整を行う位相調整手段と を備えた高速データ処理方式において、 上記分周低速クロック発生部は、上記並列直列処理部に
設けられてｎ個の分周低速クロックを上記並列直列処理
部に供給し、 上記位相調整手段は、この分周低速クロック発生部から
の一つの分周低速クロックに対して位相調整を行って上
記直列並列変換部に入力する構成である ことを特徴とする高速データ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279877A JPH0828669B2 (ja) | 1985-12-12 | 1985-12-12 | 高速デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279877A JPH0828669B2 (ja) | 1985-12-12 | 1985-12-12 | 高速デ−タ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62137923A JPS62137923A (ja) | 1987-06-20 |
| JPH0828669B2 true JPH0828669B2 (ja) | 1996-03-21 |
Family
ID=17617181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60279877A Expired - Lifetime JPH0828669B2 (ja) | 1985-12-12 | 1985-12-12 | 高速デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828669B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2778797B2 (ja) * | 1990-04-05 | 1998-07-23 | 株式会社神戸製鋼所 | プラスチック成形機用スクリュー |
| JPH04275890A (ja) * | 1991-03-04 | 1992-10-01 | Matsushita Electric Ind Co Ltd | 多連ハンド装置 |
| US7454543B2 (en) * | 2006-04-26 | 2008-11-18 | International Business Machines Corporation | Early high speed serializer-deserializer (HSS)internal receive (Rx) interface for data sampling clock signals on parallel bus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147244U (ja) * | 1983-03-17 | 1984-10-02 | トキコ株式会社 | 給油装置における直列デ−タ転送装置 |
-
1985
- 1985-12-12 JP JP60279877A patent/JPH0828669B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62137923A (ja) | 1987-06-20 |
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