JPS61163715A - 遅延線を用いた多相クロツク発生回路 - Google Patents
遅延線を用いた多相クロツク発生回路Info
- Publication number
- JPS61163715A JPS61163715A JP60004373A JP437385A JPS61163715A JP S61163715 A JPS61163715 A JP S61163715A JP 60004373 A JP60004373 A JP 60004373A JP 437385 A JP437385 A JP 437385A JP S61163715 A JPS61163715 A JP S61163715A
- Authority
- JP
- Japan
- Prior art keywords
- delay line
- circuit
- clock
- input signal
- line
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多相クロック発生回路に関し、特に遅延線を
用いた多相クロック発生回路に関する。
用いた多相クロック発生回路に関する。
従来、この種の多相クロック発生回路は、必要とする多
相クロックの整数倍の源クロックを入力させカウンター
で分周する回路方式を採用していた。
相クロックの整数倍の源クロックを入力させカウンター
で分周する回路方式を採用していた。
上述した従来の多相クロック発生回路では、高周波を入
力させる必要がある上に、パルス幅の異なるクロックを
作成する場合、リングカウンター等を必要とするため素
子数が増えるという欠点がある。
力させる必要がある上に、パルス幅の異なるクロックを
作成する場合、リングカウンター等を必要とするため素
子数が増えるという欠点がある。
本発明は、入力された源クロックのパルス幅を細分化す
るととＫより多相りａツクを作り出すようにすることに
より、上記従来の問題点を解決せんとするもので、その
ために入力信号線に遅延線を接続し、該遅延線の出力信
号線に入力信号前縁微分回路をなすインバータ及びＡＮ
Ｄ回路を接続してなる遅延線を用いた多相クロック発生
回路を提供するものである。
るととＫより多相りａツクを作り出すようにすることに
より、上記従来の問題点を解決せんとするもので、その
ために入力信号線に遅延線を接続し、該遅延線の出力信
号線に入力信号前縁微分回路をなすインバータ及びＡＮ
Ｄ回路を接続してなる遅延線を用いた多相クロック発生
回路を提供するものである。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。遅力信号
線１３〜２２と、インバータ２〜６と１ＡＮＤ回路７〜
１１と、接続線２３〜２７と、出力信号線２８〜３２よ
り構成される。即ち、入力信号線１２に遅延線１が接続
され、該遅延線ｌの出力信号線１４，１６，１８，２０
，２２に各々インバータ２〜６が設けられ、更（インバ
ータ２〜６の接続線２３〜２７と他の出力信号線１３，
１５．１７゜１９．２１とが各々ＡＮＤ回路７〜１１に
接続され、そしてこのＡＮＤ回路７〜１１に出力信号線
２８〜３２が接続されている。そして、上記遅延線１の
２つの出力信号とインバータ１個とＡＮＤ回路１個によ
る入力信号前縁微分回路を５組持ち各々の組で入力信号
線１２に加えられるクロックよりもパルス幅の短かいク
ロックを作り回路全体として５相のクロックを作成する
ようになっている。
線１３〜２２と、インバータ２〜６と１ＡＮＤ回路７〜
１１と、接続線２３〜２７と、出力信号線２８〜３２よ
り構成される。即ち、入力信号線１２に遅延線１が接続
され、該遅延線ｌの出力信号線１４，１６，１８，２０
，２２に各々インバータ２〜６が設けられ、更（インバ
ータ２〜６の接続線２３〜２７と他の出力信号線１３，
１５．１７゜１９．２１とが各々ＡＮＤ回路７〜１１に
接続され、そしてこのＡＮＤ回路７〜１１に出力信号線
２８〜３２が接続されている。そして、上記遅延線１の
２つの出力信号とインバータ１個とＡＮＤ回路１個によ
る入力信号前縁微分回路を５組持ち各々の組で入力信号
線１２に加えられるクロックよりもパルス幅の短かいク
ロックを作り回路全体として５相のクロックを作成する
ようになっている。
第２図は、第１図の回路のタイミングチャートであり遅
延線１の出力信号線１３〜２２の遅れが等間隔である場
合の入力信号線１２と遅延線１の出力信号線１３〜２２
との波形を示し、最終的には出力信号線２８〜３２の波
形が得られるようになっている。従って、任意の相数及
びパルス幅の多相夕四ツクが少ない素子数で得られるこ
ととなる。
延線１の出力信号線１３〜２２の遅れが等間隔である場
合の入力信号線１２と遅延線１の出力信号線１３〜２２
との波形を示し、最終的には出力信号線２８〜３２の波
形が得られるようになっている。従って、任意の相数及
びパルス幅の多相夕四ツクが少ない素子数で得られるこ
ととなる。
以上説明したように、本発明は、入力信号線に遅延線を
接続し、該遅延線の出力信号線に入力信号前縁微分回路
をなすインバータ及びＡＮＤ回路を接続する構成とした
ため、必要とする多相クロックと同一の周波数の入力ク
ロックを用意することにより、任意の相数及び任意のパ
ルス幅の多相クロックを少ない素子数で実現できるとい
う効果がある。
接続し、該遅延線の出力信号線に入力信号前縁微分回路
をなすインバータ及びＡＮＤ回路を接続する構成とした
ため、必要とする多相クロックと同一の周波数の入力ク
ロックを用意することにより、任意の相数及び任意のパ
ルス幅の多相クロックを少ない素子数で実現できるとい
う効果がある。
第１図は、本発明の一実施例を示す多相クロック発明回
路図、 そして、第２図は、第１図に示す回路のタイミングチャ
ート図である。 １・・・遅延線 ２〜６・・・インバータ
７〜１１・・・ＡＮＤ回路 １２・・・入力信号線
１３〜２２・・・遅延線の出力信号線 ２８〜３２・・・出力信号線 出顯人 日本電気株式会社 第１図
路図、 そして、第２図は、第１図に示す回路のタイミングチャ
ート図である。 １・・・遅延線 ２〜６・・・インバータ
７〜１１・・・ＡＮＤ回路 １２・・・入力信号線
１３〜２２・・・遅延線の出力信号線 ２８〜３２・・・出力信号線 出顯人 日本電気株式会社 第１図
Claims (1)
- 入力信号線に遅延線を接続し、該遅延線の出力信号線に
入力信号前縁微分回路をなすインバータ及びＡＮＤ回路
を接続してなる遅延線を用いた多相クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004373A JPS61163715A (ja) | 1985-01-14 | 1985-01-14 | 遅延線を用いた多相クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004373A JPS61163715A (ja) | 1985-01-14 | 1985-01-14 | 遅延線を用いた多相クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163715A true JPS61163715A (ja) | 1986-07-24 |
Family
ID=11582559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60004373A Pending JPS61163715A (ja) | 1985-01-14 | 1985-01-14 | 遅延線を用いた多相クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61163715A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6397007A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | タイミング発生回路 |
| US5471165A (en) * | 1993-02-24 | 1995-11-28 | Telefonaktiebolaget Lm Ericsson | Signal processing circuit and a method of delaying a binary periodic input signal |
| JP2009021870A (ja) * | 2007-07-12 | 2009-01-29 | Sony Corp | 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法 |
| JP2014533478A (ja) * | 2011-11-14 | 2014-12-11 | 日本テキサス・インスツルメンツ株式会社 | 遅延ロックループ |
-
1985
- 1985-01-14 JP JP60004373A patent/JPS61163715A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6397007A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | タイミング発生回路 |
| US5471165A (en) * | 1993-02-24 | 1995-11-28 | Telefonaktiebolaget Lm Ericsson | Signal processing circuit and a method of delaying a binary periodic input signal |
| JP2009021870A (ja) * | 2007-07-12 | 2009-01-29 | Sony Corp | 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法 |
| JP2014533478A (ja) * | 2011-11-14 | 2014-12-11 | 日本テキサス・インスツルメンツ株式会社 | 遅延ロックループ |
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