JPS596620A

JPS596620A - デイジタル信号多重化装置

Info

Publication number: JPS596620A
Application number: JP11576182A
Authority: JP
Inventors: Yoshinori Watanabe; 善規渡辺; Kenzo Ono; 大野　健造
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-07-02
Filing date: 1982-07-02
Publication date: 1984-01-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数個の並列入力信号を高速の直列信号に変
換する並直列変換回路を含むディジタル信号多重化装置
に関するものである。

従来例の構成とその問題点従来、同期化された並列入力信号を直列に変換する場合
、並列入力信号をラッチし、そのラッチ出力信号を順次
、１ビツトづつ続み出し、直列信号に変換する方式をと
っていた。以下、従来方式を並列入力信号数が４チヤン
ネルの場合について詳述する。

第１図と第２図は従来方式を説明するだめの図で、第１
図は従来方式の並直列変換回路の構成図、第２図は第１
図の各部のタイミング図である。第１図において１は並
列入力信号ＩＯ，Ｉｌ、Ｉ２．Ｉ５を直列送出用クロッ
ク信号ＣＰを１／４分周したクロック信号ＣＰ１でラッ
チするラッチ回路、２は後述する第２図に示す様に、直
列送出用クロックＣＰで動作する４種のタイミング信号
Ｉｏ、１１゜Ｉ２．Ｉ３を出力するカウンタ回路３，４
，５．６はそれぞれラッチ回路１の出力００，０１，０
２．Ｏｓカウンタ回路２の出力Ｔｏ、ＴＩ、Ｔ２．Ｔ３
をそれぞれ入力としＶｏ、Ｖ＋、Ｖ２．Ｖ５なる信号を
出力する２人カアンド回路、７はアンド回路３〜６の出
力Ｖｏ〜Ｖ５ｉ人力とし、Ｘなる信号を出力する４人カ
オア回路である。カウンタ回路２、アンド回路３〜６、
オア回路７はラッチ回路１の出力ｏＯ〜０６を多重化し
、直列信号に変換するマルチプレクサ回路と考えられる
。

第２図は、第１図の各部のタイミング図であり、各信号
は第１図のそれに相当する。すなわち、第２図の０１〜
０３はラッチ回路１の出力の信号波形、ＣＰｌはクロッ
ク信号、ＴＯ〜Ｔ６はカウンタ回路２の出力信号、ｖＯ
〜ｖ３はアンド回路３〜６の出力、Ｘはオア回路７の出
力信号である。第２図００〜０５．ＣＰｌ、ＴＯ〜Ｔ３
１ｖＯに示すように、ラッチ回路１の出力信号ＯＯ〜０
３の変化は、タイミング信号ＣＰ１．Ｔｏ〜Ｔ２に対し
て歪んでいる。これは、高速のクロック信号のとき、多
数個の並列入力信号をラッチし並列に出力するラッチ回
路１の応答性が悪いためである。クロック信号ＣＰ１に
示すタイミングでランチ回路１にパルスが入ったとき、
ラッチ回路１の並列出力信号００〜０５が安定するのは
、例えばカウンタ回路２の出力Ｔ１のタイミングである
とする。このとき、ラッチ回路１の出力信号とカウンタ
回路の出力信号とのアンド回路出力ｖＯ〜ｖ３において
は、カウンタ出力信号Ｔｏ、Ｔ３のタイミングにおける
アンド回路出力Ｖｏ、Ｖ５に歪が発生する。このｖＯ〜
ｖ３の信号のオア回路７の出力が多重化出力Ｘとなるが
、この様に従来方式では多重化されたデータのＶｏ　、
Ｖ３が歪を持つという欠点があった。

発明の目的本発明は上記問題に鑑み、出力の波形歪をなくすことを
目的とする。

発明の構成本発明は同期化された複数の並列入力信号をラッチする
ランチ回路の出力のうち、特定の並列信号を、ラッチ回
路に加わるクロック信号を略半周期遅延させたクロック
信号にて駆動される遅延回路に加えて、この遅延回路か
ら遅延させて出力し、この遅延回路に印加されないラッ
チ回路の出力および遅延回路の出力をカウンタ回路の出
力とともにゲート回路に加えて、歪のない直列出力信号
を得るものである。

実施例の説明以下、本発明を第３図、第４図に示す一実施例により説
明する。第す図は本発明の構成側図、第４図は第３図の
各部のタイミング図である。

第３図において８は並列入力信号Ｉ　ｏ’、　Ｉ　１’
、　Ｉ　２’。

工、　３／を直列送出用クロックＣＰを１／４分周した
クロック信号ＣＰ１′でラッチするラッチ回路、１゜は
直列送出用クロックｃｐで動作する４種のタイミング信
号ＴＯ’、ＴＩ’、Ｔ２’、Ｔ３’を出力するカウンタ
回路、９はラッチ回路の出力信号Ｃ）＋’、Ｏｓ’をク
ロック信号ＣＰ１′を半周期遅延させたクロック信号Ｃ
Ｐ２でラッチすることにより遅延させる遅延用ラッチ回
路、１１．１２はそれぞれラッチ回路８の出力Ｏｏ’、
０１’とカウンタ回路１ｏの出力Ｔ　ｏ’、　Ｔ　＋’
をそれぞれ入力としＶ　ｏ’、　Ｖ　１’なる信号を出
力する２人カアンド回路、１３．１４はそれぞれ遅延用
ラッチ回路９の出力Ｓ　２’、　Ｓ　ｓ’とカウンタ回
路１０の出力Ｔ　２’、　Ｔ　３’をそれぞれ入力とし
Ｖ　２’、　Ｖ　ｓ’なる信号を出力する２人カアンド
回路、１５はアンド回路１１．１２，１３．１４の出力
信号ｖＯ′〜ｖ５′を入力とし、Ｘ′なる信号を出力す
る４人カオア回路である。

第４図は、第３図の各図のタイミング図である。

第４図の００′−０どはラッチ回路８の出力信号波形、
ＣＰ１′はクロック信号、Ｓ　２’、　Ｓ　５’は遅延
用ラッチ回路９による出力信号波形、ＣＦ２は遅延用ラ
ッチ回路９へのクロック信号Ｔｏ’−Ｔ３’はカウンタ
回路１０の出力信号、Ｖｏ’−Ｖ３’はアンド回路１１
〜１４の出力信号波形、Ｘ′は４人カオア回路の出力信
号である。第３図のラッチ回路８の出力ＯＯ／−０３′
の波形は、従来例である第２図００〜Ｔ３と同様に遅延
し歪んでいる。この出力Ｏｎ’−０３’のうち、出力０
２’、　Ｏｓ’を遅延用ラッチ回路９により第４図に示
すＳ２’、Ｓｓ’の様に遅延させ、第３図に示す様に２
人カアンド回路１３．１４の入力信号とする。

これにより第３図のアンド回路１１〜１４において、ラ
ンチ回路８の出カバＯＯ’、　０１’、　０２’、　０
５′カラＯｏ’、　０１’、　Ｓ　２’、　Ｓイに置き
変えられ、第３図ノカウンタ回路１０の出力Ｔ　ｏ’、
　Ｔ　１’、　Ｔ　２’　、　Ｔ　５′のタイミングで
アンドをとる場合、第４図のＯｏ’とＴ　ｏ’、　０　
＋’とＴ　１’、　Ｓ　２’とＴ　２’、　Ｓ　ｓ’と
Ｔ３’に示す様に信号波形は全ての時点で安定となり、
第３図のアンド回路１１〜１４の出力Ｖｏ’、Ｖ＋’、
Ｖ／、Ｖ５′も第４図に示す様に安定となる。よって、
このＶ　ｏ’、　Ｖ　１’、　Ｖ　２’。

Ｖ３’を入力とする第３図の４人カオア回路１５の直列
出力信号Ｘ′には第４図に示す様に歪はない。

以上説明したものは多重化数４の場合であるが、その他
の多重化数の場合も第１図のラッチ回路１の応答時間に
合わせて第３図のクロック信号（３Ｐ２を調整すること
により、第３図に示す方式において本発明の多重化装置
が構成できる。

発明の詳細な説明したように本発明によれば、直列のクロック周期
に対して、並列信号をラッチする回路の応答時間が無視
できないときでも、歪のない並列直列変換出力を得るこ
とができる。

【図面の簡単な説明】

第１図は従来のディジタル信号多重化装置のブロック図
、第２図は第１図の動作説明のためのタイミング図、第
３図は本発明の一実施例におけるディジタル信号多重化
装置のブロック図、第４図は第３図の動作説明のための
タイミング図である。８・・・・・・ラッチ回路、９・・・・・・遅延回路、
１ｏ・・・・・・カウンタ回路、１１．１２，１３．１
４・・・・・・２人カアンド回路、１６・・・・・・オ
ア回路。代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図第２図第３図第４図

Claims

【特許請求の範囲】

同期化したｎ個の並列入力信号を、直列信号送出用の第
１のクロック信号を一分周することによシ得た第２のク
ロック信号でラッチし、０１〜Ｏｎなるｎ個の信号を出
力するラッチ回路と、このラッチ回路の出力のうち、Ｏ
ｎ−ｍ＋１からＯｎのｍ個の並列信号を前記第２のクロ
ック信号を約半周期遅延させることによりＳｎ−ｍ＋１
〜Ｓｎなる出力として得る遅延回路と、」二記ラッチ回
路の出力のうち出力０１〜Ｏｎ−ｍ　　および上記遅延
回路の出力のＳｎ−ｍ＋　１〜Ｓｎ　ｃｒ）　ｎ個の信
号を０１，０２．−−−−−−Ｏｎ−ｍ、Ｓｎ−ｍ＋１
．−−−−−−、Ｓｎの順に出力するマルチプレクサか
らなり、上記マルチプレクサのスキャンは前記ラッチ回
路の出力０１〜Ｏｎ−ｍ、遅延回路の出力Ｓｎ−ｍ＋１
〜Ｓｎの順で順番に行なえる様にしたことを特徴とする
ディジタル信号多重化装置。