JPS5856549A - バス駆動回路 - Google Patents
バス駆動回路Info
- Publication number
- JPS5856549A JPS5856549A JP56154976A JP15497681A JPS5856549A JP S5856549 A JPS5856549 A JP S5856549A JP 56154976 A JP56154976 A JP 56154976A JP 15497681 A JP15497681 A JP 15497681A JP S5856549 A JPS5856549 A JP S5856549A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transmission
- clock
- outputted
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理システムにおけるバス伝送の駆動回路
に関する。
に関する。
情報処理システムにおける複数の装＃またＦｉ回路群相
互関において情報信号を送受するバス伝送が存在するが
、このバス伝送は第１図に示す通り各装置ｌｏｇ〜ｄの
駆動回路ＤＶＩ、と受信回路ＲＶ２．が１組となって接
続され、複数の装置１０１〜ｄの相互間において共通の
伝送り−プル３を介し信号を送受する。
互関において情報信号を送受するバス伝送が存在するが
、このバス伝送は第１図に示す通り各装置ｌｏｇ〜ｄの
駆動回路ＤＶＩ、と受信回路ＲＶ２．が１組となって接
続され、複数の装置１０１〜ｄの相互間において共通の
伝送り−プル３を介し信号を送受する。
従って装置１０ａのＤＶｌｍが作動して信号を送出する
ときは、自己装置１０亀を除く他の装置ｌＯｂ蓋ｄおい
てＲＶ２ｂ−ｄが作動し、次のタイミングでは例えばＤ
ＶｌｂとＲＶ２ ｂを除く他のＲＶ２ ａ ＊ ｃ ｅ
ｄが作動して同一の伝送ケーブル３により接続される
ンステム内では駆動回路ＤＶａ〜ｄが二つ以上同一タイ
ミングにおいて作動状態となって干渉することのないよ
う制御されている。
ときは、自己装置１０亀を除く他の装置ｌＯｂ蓋ｄおい
てＲＶ２ｂ−ｄが作動し、次のタイミングでは例えばＤ
ＶｌｂとＲＶ２ ｂを除く他のＲＶ２ ａ ＊ ｃ ｅ
ｄが作動して同一の伝送ケーブル３により接続される
ンステム内では駆動回路ＤＶａ〜ｄが二つ以上同一タイ
ミングにおいて作動状態となって干渉することのないよ
う制御されている。
まｆｃ装置１０．−ｄにおける駆動回路ＤＶＩ亀〜ｄの
出力はその出力電圧にもタイミングにも常にずれや変動
が伴う、その他駆動１す路ＤＶ１ａ〜ｄは制御信号に従
ってスイッチング動作を行う半導体素子に構成されるが
常圧そのスイッチング動作に遅れを伴う。例えば半導体
素子のスイッチングにおける出力停止動作は、公知の如
く非飽和動作によって蓄、ｖｉｉｉ１時間を無視出来る
としても、半導体素子の構造において例えばそのベース
寸法が有限寸法である以上下降時間を有し、停止制御を
受けに時点から該半導体素子の出力が充分に終末する迄
は有限のターンオフ時間を要する。
出力はその出力電圧にもタイミングにも常にずれや変動
が伴う、その他駆動１す路ＤＶ１ａ〜ｄは制御信号に従
ってスイッチング動作を行う半導体素子に構成されるが
常圧そのスイッチング動作に遅れを伴う。例えば半導体
素子のスイッチングにおける出力停止動作は、公知の如
く非飽和動作によって蓄、ｖｉｉｉ１時間を無視出来る
としても、半導体素子の構造において例えばそのベース
寸法が有限寸法である以上下降時間を有し、停止制御を
受けに時点から該半導体素子の出力が充分に終末する迄
は有限のターンオフ時間を要する。
このため、従来のバス伝送における送受信動作の切替え
に当っては、駆動動作と受信動作（＝他よりの駆動動作
）の両方を停止して、駆動と受信のタイミング間に伝送
バスが高インピーダンス（ＨＩ Ｚ ）となる無信号タ
イミングを挿入するように制御を行っている。この方法
では干渉は蕪くなるが信号の伝送に無用のタイミングが
増えるので伝送時間が長くなるという欠点を有していた
。
に当っては、駆動動作と受信動作（＝他よりの駆動動作
）の両方を停止して、駆動と受信のタイミング間に伝送
バスが高インピーダンス（ＨＩ Ｚ ）となる無信号タ
イミングを挿入するように制御を行っている。この方法
では干渉は蕪くなるが信号の伝送に無用のタイミングが
増えるので伝送時間が長くなるという欠点を有していた
。
本発明はこの欠点を除去する手段を徒供するものである
。このため、本発明は相互ＩＣ駆動動作および受信動作
を切換えて信号を送受するバス伝送の駆動回路において
、基準クロックより先行するクロックと遅延するクロッ
クを発生する手段を備え、先行および遅延クロックとの
論理積により信号を送出することによって受信から駆動
へ移項する場合は駆動）−屑机させ、駆動から受信へ移
項する場合は駆動を先行ｃｕｔ ｏｆｆ σせ、駆動
がつづく場合はそのまま駆動しつづけることを実均さ一
啓て従来送出していたＨＩＺとなる無信号タイミングを
削除減少ζせ、情報信号の伝送時間を短縮することを特
命とするものである。
。このため、本発明は相互ＩＣ駆動動作および受信動作
を切換えて信号を送受するバス伝送の駆動回路において
、基準クロックより先行するクロックと遅延するクロッ
クを発生する手段を備え、先行および遅延クロックとの
論理積により信号を送出することによって受信から駆動
へ移項する場合は駆動）−屑机させ、駆動から受信へ移
項する場合は駆動を先行ｃｕｔ ｏｆｆ σせ、駆動
がつづく場合はそのまま駆動しつづけることを実均さ一
啓て従来送出していたＨＩＺとなる無信号タイミングを
削除減少ζせ、情報信号の伝送時間を短縮することを特
命とするものである。
遅延クロックとの＃Ｐ理積により信号を送出するＣとに
よって、受信から駆動へ移行する場合は駆動を遅延させ
、駆動から受信へ移行する場合は駆動を先行カットオフ
させ、駆動が連続する場合はそのま＼駆動しつソけるこ
とを実現させて、従来送出してい次。
よって、受信から駆動へ移行する場合は駆動を遅延させ
、駆動から受信へ移行する場合は駆動を先行カットオフ
させ、駆動が連続する場合はそのま＼駆動しつソけるこ
とを実現させて、従来送出してい次。
以下図面に従い本発明の一冥施例について具体的に説明
する。
する。
第２図は本発明の一実施例による駆動回路のブロック図
である。１１はクロック発生回路、１２゜１３．１４は
ラッチ、１５は制御データレジスタ、１６Ｖ′！送信デ
ータレジスメ、１７はゲート付出力帥１路およびＡＮＤ
はアンド回路である。またＣＬＫｏ〜３ち・よびＤｏ〜
４は各機能回路間における信号を示し、第３図における
タイムチャートの記号名と一致する。
である。１１はクロック発生回路、１２゜１３．１４は
ラッチ、１５は制御データレジスタ、１６Ｖ′！送信デ
ータレジスメ、１７はゲート付出力帥１路およびＡＮＤ
はアンド回路である。またＣＬＫｏ〜３ち・よびＤｏ〜
４は各機能回路間における信号を示し、第３図における
タイムチャートの記号名と一致する。
第２図において図示はしていないが主制御回路の制御信
号に従いクロック発生回路１１．制御データレジスタ１
５、送信データレジスタ２６＃′ｉ作動する。クロック
発生回路１１は基準クロックＣＬＫＯをラッテ１４ｉＣ
，基準クロックより先行するクロックＣＬＫ１をラッチ
１２Ｋ、基準クロ、りより遅延するクロックＣＬＫ２を
ラッチ１３に送出する。制御データレジスタ１５は予め
記憶した送信および受信の切替制御データＤｏをラッチ
１２．１３に送出する０例えば信号”１”が送信、信号
＠Ｏ”が受信とすれば図３ではクロックを単位としてＴ
１より送信、受信、送信、送信および受信となる。Ｄｏ
は夫々ラッチ１２．１３のイネイブル端子に入力され先
のｃＬＫｌおよびＣＬＫ２の後縁によってそのｓｆトリ
ガされてラッチ１２はＤｌを、ラッチ１３はＤ２を夫々
出力する。同様に送信データレジスタ１６よりの信号は
ラッチ１４により信号Ｄ３を出力する。 ′こ＼で信号
Ｄ １ ＊ Ｄ ２はＡＮＤに入力されＤＩ。
号に従いクロック発生回路１１．制御データレジスタ１
５、送信データレジスタ２６＃′ｉ作動する。クロック
発生回路１１は基準クロックＣＬＫＯをラッテ１４ｉＣ
，基準クロックより先行するクロックＣＬＫ１をラッチ
１２Ｋ、基準クロ、りより遅延するクロックＣＬＫ２を
ラッチ１３に送出する。制御データレジスタ１５は予め
記憶した送信および受信の切替制御データＤｏをラッチ
１２．１３に送出する０例えば信号”１”が送信、信号
＠Ｏ”が受信とすれば図３ではクロックを単位としてＴ
１より送信、受信、送信、送信および受信となる。Ｄｏ
は夫々ラッチ１２．１３のイネイブル端子に入力され先
のｃＬＫｌおよびＣＬＫ２の後縁によってそのｓｆトリ
ガされてラッチ１２はＤｌを、ラッチ１３はＤ２を夫々
出力する。同様に送信データレジスタ１６よりの信号は
ラッチ１４により信号Ｄ３を出力する。 ′こ＼で信号
Ｄ １ ＊ Ｄ ２はＡＮＤに入力されＤＩ。
Ｄ２の論理積Ｄ４が出力される。ラッチ１４よシ出力さ
れるＤ３は出力回路１７に人力されるが、ＡＮＤよりの
Ｄ４によってゲートされＤ４と論理積力１得られた部分
のみ出力回路１７によって所定の出力パルスとなって出
力される。出力信号の時間的表甲はＤ４と一致する。
れるＤ３は出力回路１７に人力されるが、ＡＮＤよりの
Ｄ４によってゲートされＤ４と論理積力１得られた部分
のみ出力回路１７によって所定の出力パルスとなって出
力される。出力信号の時間的表甲はＤ４と一致する。
この駆動回路によって出力される信号は基準クロックに
対して出力信号の前縁および後縁とも必要なＨＩＺとな
る無信号部分を治するので、各ＤＶｉａ〜ｄに適用する
ときは従来送受動作切換に際して駆動と９信のタイミン
グ間に挿入していた無信号タイミングは不必要となり、
送受信の切換が干渉するＣと１１１ない、ま友従来↓り
無信号のタイミングが減少するので伝送時間が短縮され
、バス伝送効率が上昇する。
対して出力信号の前縁および後縁とも必要なＨＩＺとな
る無信号部分を治するので、各ＤＶｉａ〜ｄに適用する
ときは従来送受動作切換に際して駆動と９信のタイミン
グ間に挿入していた無信号タイミングは不必要となり、
送受信の切換が干渉するＣと１１１ない、ま友従来↓り
無信号のタイミングが減少するので伝送時間が短縮され
、バス伝送効率が上昇する。
第１図は従来および本発明の一実施例におけるバス伝送
のブロック図、Ｉ！２図は本発明の一実施例における駆
動回路のブロック図、第３図は本発明の一実施例におけ
る駆動回路の動作タイムチャートである。
のブロック図、Ｉ！２図は本発明の一実施例における駆
動回路のブロック図、第３図は本発明の一実施例におけ
る駆動回路の動作タイムチャートである。
Claims (1)
- 相互に駆動動作および受信動作を切換えて信号を送受す
るバス伝送の駆動回路において、基準クロックより先行
するクロックと遅延するクロックを発生する手段を備え
、先行および遅延クロックとの論理積ＫＬり信号を送出
することを特命とするバス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154976A JPS5856549A (ja) | 1981-09-30 | 1981-09-30 | バス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154976A JPS5856549A (ja) | 1981-09-30 | 1981-09-30 | バス駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856549A true JPS5856549A (ja) | 1983-04-04 |
| JPH0119671B2 JPH0119671B2 (ja) | 1989-04-12 |
Family
ID=15595987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154976A Granted JPS5856549A (ja) | 1981-09-30 | 1981-09-30 | バス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0140609A2 (en) * | 1983-10-28 | 1985-05-08 | Honeywell Inc. | Error isolator for bi-directional communications buses |
| JPH03157030A (ja) * | 1989-08-28 | 1991-07-05 | Hitachi Ltd | データ処理装置 |
-
1981
- 1981-09-30 JP JP56154976A patent/JPS5856549A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0140609A2 (en) * | 1983-10-28 | 1985-05-08 | Honeywell Inc. | Error isolator for bi-directional communications buses |
| JPS6098741A (ja) * | 1983-10-28 | 1985-06-01 | スペリー コーポレイシヨン | 二方向通信システム |
| JPH0572783B2 (ja) * | 1983-10-28 | 1993-10-13 | Unisys Corp | |
| JPH03157030A (ja) * | 1989-08-28 | 1991-07-05 | Hitachi Ltd | データ処理装置 |
| JPH082055B2 (ja) * | 1989-08-28 | 1996-01-10 | 株式会社日立製作所 | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0119671B2 (ja) | 1989-04-12 |
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