JPH10117187A - クロックスイッチング中のセルデータ損失防止のための装置及び方法 - Google Patents
クロックスイッチング中のセルデータ損失防止のための装置及び方法Info
- Publication number
- JPH10117187A JPH10117187A JP13064297A JP13064297A JPH10117187A JP H10117187 A JPH10117187 A JP H10117187A JP 13064297 A JP13064297 A JP 13064297A JP 13064297 A JP13064297 A JP 13064297A JP H10117187 A JPH10117187 A JP H10117187A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- output
- suppression circuit
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
- H04L2012/5627—Fault tolerance and recovery
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
- H04L2012/5674—Synchronisation, timing recovery or alignment
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 冗長クロックを発生する冗長クロック発生装
置を備えるネットワークシステムにおいて、前記冗長ク
ロック発生装置が抑制回路を備え、クロックスイッチン
グ中にセルデータの損失を防止する装置及び方法を提供
する。 【解決手段】 本発明は、データシステム内でセルデー
タの流れを同期化し、動作クロックから待機クロックへ
スイッチングする間、セルデータの損失を防止する動作
及び待機クロックを備えるクロックシステムにおいて、
抑制回路は、前記動作クロックがディスエーブルされる
前、適切な設定時間を保証するために、動作／待機クロ
ックスイッチングの間動作クロック周期信号を保持す
る。前記先行する待機クロックが前記保持期間の間動作
して、スイッチング前後適切な設定時間を提供し、シス
テム冗長にデータ損失を与えないようにする。
置を備えるネットワークシステムにおいて、前記冗長ク
ロック発生装置が抑制回路を備え、クロックスイッチン
グ中にセルデータの損失を防止する装置及び方法を提供
する。 【解決手段】 本発明は、データシステム内でセルデー
タの流れを同期化し、動作クロックから待機クロックへ
スイッチングする間、セルデータの損失を防止する動作
及び待機クロックを備えるクロックシステムにおいて、
抑制回路は、前記動作クロックがディスエーブルされる
前、適切な設定時間を保証するために、動作／待機クロ
ックスイッチングの間動作クロック周期信号を保持す
る。前記先行する待機クロックが前記保持期間の間動作
して、スイッチング前後適切な設定時間を提供し、シス
テム冗長にデータ損失を与えないようにする。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチネットワー
ク(switching network) のクロック装置及び方法に関
し、特に、冗長クロック(redundant clock) を備えるス
イッチネットワークシステムでクロックスイッチング中
にセルデータの損失を防止することのできるクロック装
置及び方法に関する。
ク(switching network) のクロック装置及び方法に関
し、特に、冗長クロック(redundant clock) を備えるス
イッチネットワークシステムでクロックスイッチング中
にセルデータの損失を防止することのできるクロック装
置及び方法に関する。
【０００２】
【従来の技術】非同期転送モード(Asynchronous Transf
er Mode ：以下、“ＡＴＭ”と称する。) のスイッチネ
ットワーク(switching network) は、ビット及びセルタ
イミング(cell timing) を必要とする。ＡＴＭマルチプ
レクサ(ATM multiplexer) またはＡＴＭスイッチの任意
の入力時点で、各同期化器(synchronizer)は、着信呼の
セルタイミングを内部タイミングに適応させる機能を行
う。前記ＡＴＭスイッチネットワークは同期化する必要
が無いにも拘わらず、同期転送モード(Synchronous Tra
nsfer Mode：以下、“ＳＴＭ”と称する。) に基づいた
応用が収容し得るべきであり、ここで、前記ＳＴＭは、
オーディオ及びビデオ伝送(audio and video transmiss
ion)を含む装置になることができる。このような理由か
ら、送信側(sender)のサンプリングクロック(sampling
clock)は、スリップ(slip)を避けるために受信側(recei
ver)に提供されるべきである。これは、同期失敗の場
合、アクセスライン(access line) と許容スリップ(tol
erable slip)の同期のための保持(support) に対するス
イッチネットワーク上の要求条件を意味する。
er Mode ：以下、“ＡＴＭ”と称する。) のスイッチネ
ットワーク(switching network) は、ビット及びセルタ
イミング(cell timing) を必要とする。ＡＴＭマルチプ
レクサ(ATM multiplexer) またはＡＴＭスイッチの任意
の入力時点で、各同期化器(synchronizer)は、着信呼の
セルタイミングを内部タイミングに適応させる機能を行
う。前記ＡＴＭスイッチネットワークは同期化する必要
が無いにも拘わらず、同期転送モード(Synchronous Tra
nsfer Mode：以下、“ＳＴＭ”と称する。) に基づいた
応用が収容し得るべきであり、ここで、前記ＳＴＭは、
オーディオ及びビデオ伝送(audio and video transmiss
ion)を含む装置になることができる。このような理由か
ら、送信側(sender)のサンプリングクロック(sampling
clock)は、スリップ(slip)を避けるために受信側(recei
ver)に提供されるべきである。これは、同期失敗の場
合、アクセスライン(access line) と許容スリップ(tol
erable slip)の同期のための保持(support) に対するス
イッチネットワーク上の要求条件を意味する。
【０００３】冗長クロックシステム(redundant clock s
ystem)はメインクロック(main clock)が失敗(failure)
する場合に待機接続(standby connections) を行う。し
かし、現在、これを変換する解決方法は、必須データ(r
equisite data)を変換させ転換させるためのコンプレッ
クスタイミング構造(complex timing schemes)と共にコ
ンプレックスハードウェア構造(complex hardware sche
mes)を要求する。
ystem)はメインクロック(main clock)が失敗(failure)
する場合に待機接続(standby connections) を行う。し
かし、現在、これを変換する解決方法は、必須データ(r
equisite data)を変換させ転換させるためのコンプレッ
クスタイミング構造(complex timing schemes)と共にコ
ンプレックスハードウェア構造(complex hardware sche
mes)を要求する。
【０００４】図１は、従来なスイッチネットワークで動
作する従来の冗長クロックシステム構造を示している。
メインシステムクロックユニット(Main System Clock U
nit ：以下、“ＳＣＵ- Ａ”と称する。) １０と待機シ
ステムクロックユニット(Standby System Clock Unit：
以下、“ＳＣＵ- Ｂ”という) ２０は、ＳＣＵ- Ａ１０
及びＳＣＵ- Ｂ２０に現在クロック信号として供給され
る特定クロックが失敗した場合、データのインテグリテ
ィー(data integrity)を保証するために提供される。前
記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０はシステムスイッ
チユニット(System Switch Unit：以下、“ＳＳＵ”と
称する。）、システムインタフェースユニット(System
Interface Unit：以下、“ＳＩＵ”と称する。) 、又は
他のネットワーク構成要素にタイミング(timing mechan
ism)を提供する。前記ネットワークシステムにクロック
信号が供給できる前記それぞれのＳＣＵ- Ａ１０及びＳ
ＣＵ- Ｂ２０は同一な構成を有する。
作する従来の冗長クロックシステム構造を示している。
メインシステムクロックユニット(Main System Clock U
nit ：以下、“ＳＣＵ- Ａ”と称する。) １０と待機シ
ステムクロックユニット(Standby System Clock Unit：
以下、“ＳＣＵ- Ｂ”という) ２０は、ＳＣＵ- Ａ１０
及びＳＣＵ- Ｂ２０に現在クロック信号として供給され
る特定クロックが失敗した場合、データのインテグリテ
ィー(data integrity)を保証するために提供される。前
記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０はシステムスイッ
チユニット(System Switch Unit：以下、“ＳＳＵ”と
称する。）、システムインタフェースユニット(System
Interface Unit：以下、“ＳＩＵ”と称する。) 、又は
他のネットワーク構成要素にタイミング(timing mechan
ism)を提供する。前記ネットワークシステムにクロック
信号が供給できる前記それぞれのＳＣＵ- Ａ１０及びＳ
ＣＵ- Ｂ２０は同一な構成を有する。
【０００５】図１を参照すると、前記ＳＣＵ- Ａ１０と
ＳＣＵ- Ｂ２０のそれぞれは、１００ＭＨｚクロック信
号を発生する発振器１２を含む。前記発振器１２は、
０. ８Ｖ〜２. ４Ｖの電圧範囲を有し、２nsec(nanosec
ond)-4nsecの上昇時間及び下降時間(rise time & fall
time) を有するトランジスタ- トランジスタ論理（Tran
sistor-Transistor Logic ：以下、“ＴＴＬ”とい
う。）のクリスタルクロック発振器１２になることがで
きる。また、本発明の実施例では、相違した媒介変数を
有するクロック発生器を使用することもできる。
ＳＣＵ- Ｂ２０のそれぞれは、１００ＭＨｚクロック信
号を発生する発振器１２を含む。前記発振器１２は、
０. ８Ｖ〜２. ４Ｖの電圧範囲を有し、２nsec(nanosec
ond)-4nsecの上昇時間及び下降時間(rise time & fall
time) を有するトランジスタ- トランジスタ論理（Tran
sistor-Transistor Logic ：以下、“ＴＴＬ”とい
う。）のクリスタルクロック発振器１２になることがで
きる。また、本発明の実施例では、相違した媒介変数を
有するクロック発生器を使用することもできる。
【０００６】前記モード信号発生器１１は、動作／待機
(active/standby ：以下、“ＡＣＴ／ＳＴＢ”と称す
る。) 制御論理信号を発生し、前記ＳＣＵ- Ａ１０また
はＳＣＵ- Ｂ２０中のいずれかが動作モード状態にある
かを決定する。もし、前記モード制御信号ＡＣＴ／ＳＴ
Ｂが論理“ロー”信号であれば、ボード(board) 状態が
動作状態になり、よって前記ＳＣＵ- Ａ１０は動作状態
になる。しかし、前記モード制御信号ＡＣＴ／ＳＴＢが
論理“ハイ”信号であれば、前記ボード状態が待機状態
になり、よって前記ＳＣＵ- Ｂ２０は待機状態になる。
(active/standby ：以下、“ＡＣＴ／ＳＴＢ”と称す
る。) 制御論理信号を発生し、前記ＳＣＵ- Ａ１０また
はＳＣＵ- Ｂ２０中のいずれかが動作モード状態にある
かを決定する。もし、前記モード制御信号ＡＣＴ／ＳＴ
Ｂが論理“ロー”信号であれば、ボード(board) 状態が
動作状態になり、よって前記ＳＣＵ- Ａ１０は動作状態
になる。しかし、前記モード制御信号ＡＣＴ／ＳＴＢが
論理“ハイ”信号であれば、前記ボード状態が待機状態
になり、よって前記ＳＣＵ- Ｂ２０は待機状態になる。
【０００７】変換器１４は、前記発振器１２から発生す
る１００ＭＨｚのクロックを高速伝達するために、ポジ
ティブエミッタカップルドロジック（Positive Emitter
Coupled Logic：以下、“ＰＥＣＬ”と称する。）変換
を行わなければならない。よって、二重のＴＴＬである
変換器(translator circuit)から構成される。前記変換
器１４は前記発振器１２から発生する前記１００ＭＨｚ
クロックの伝達遅延を低くし、ロークロックスキュー(l
ow clock skew)及び差動出力(differential output) 特
性を有する。前記変換器１４は、ＰＥＣＬレベルが用い
られるので５Ｖと接地が要求される。
る１００ＭＨｚのクロックを高速伝達するために、ポジ
ティブエミッタカップルドロジック（Positive Emitter
Coupled Logic：以下、“ＰＥＣＬ”と称する。）変換
を行わなければならない。よって、二重のＴＴＬである
変換器(translator circuit)から構成される。前記変換
器１４は前記発振器１２から発生する前記１００ＭＨｚ
クロックの伝達遅延を低くし、ロークロックスキュー(l
ow clock skew)及び差動出力(differential output) 特
性を有する。前記変換器１４は、ＰＥＣＬレベルが用い
られるので５Ｖと接地が要求される。
【０００８】前記変換器１４で変換されるＰＥＣＬ信号
は５０ＭＨｚクロックとして発生するために分周器１６
に供給される。また、前記ＳＣＵ- Ａ１０またはＳＣＵ
- Ｂ２０は、入力として前記モード制御信号ＡＣＴ／Ｓ
ＴＢと５０ＭＨｚのクロック信号を入力とするＯＲゲー
ト１７を含む。差動クロック駆動器１８は、前記５０Ｍ
Ｈｚのクロック信号を低いクロックスキューによって特
定付けられるクロック駆動器１８と共に多数のＳＩＵ及
びＳＳＵに供給する。本発明の適用範囲内では他の駆動
器を使用し得るにも拘わらず、本発明に従う好適な実施
例では、差動クロック駆動器１８が１：９駆動器を示
す。
は５０ＭＨｚクロックとして発生するために分周器１６
に供給される。また、前記ＳＣＵ- Ａ１０またはＳＣＵ
- Ｂ２０は、入力として前記モード制御信号ＡＣＴ／Ｓ
ＴＢと５０ＭＨｚのクロック信号を入力とするＯＲゲー
ト１７を含む。差動クロック駆動器１８は、前記５０Ｍ
Ｈｚのクロック信号を低いクロックスキューによって特
定付けられるクロック駆動器１８と共に多数のＳＩＵ及
びＳＳＵに供給する。本発明の適用範囲内では他の駆動
器を使用し得るにも拘わらず、本発明に従う好適な実施
例では、差動クロック駆動器１８が１：９駆動器を示
す。
【０００９】ＳＩＵ３０またはＳＳＵ３５のそれぞれ
は、ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０から出力される
クロック信号を入力とする二重ＡＮＤ／ＮＡＮＤゲート
(dualinput AND/NAND gate)３１または３７を含む。前
記ＳＩＵ３０またはＳＳＵ３５のそれぞれは２つのクロ
ック信号、即ち、動作ＳＣＵ- Ａ１０からのクロック信
号と待機ＳＣＵ- Ｂ２０からのクロック信号とを受信す
る。
は、ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０から出力される
クロック信号を入力とする二重ＡＮＤ／ＮＡＮＤゲート
(dualinput AND/NAND gate)３１または３７を含む。前
記ＳＩＵ３０またはＳＳＵ３５のそれぞれは２つのクロ
ック信号、即ち、動作ＳＣＵ- Ａ１０からのクロック信
号と待機ＳＣＵ- Ｂ２０からのクロック信号とを受信す
る。
【００１０】図２は、図１に示した冗長クロック回路の
インタフェースタイミングを示す。ＳＥ＿ＣＬＫは、前
記ＡＮＤ／ＮＡＮＤゲート３１または３７から得たシス
テムスイッチエリメントクロック(system switch eleme
nt clock) であり、前記ＡＮＤ／ＮＡＮＤゲート３１ま
たは３７の入力は、動作及び待機クロック信号である。
図２に示すように、前記ＳＥ＿ＣＬＫがイネーブルされ
た後保留時間Ｔｓｅｈｏは２ｎｓｅｃの最小値、前記Ｓ
Ｅ＿ＣＬＫからの出力遅延時間Ｔｓｅｑは１５ｎｓｅｃ
の最大値であり、前記ＳＥ＿ＣＬＫがイネーブルされる
前の設定時間Ｔｓｅｓｕは６ｎｓｅｃの最小値である。
ここで、本発明の実施例による相違した保留時間、出力
遅延時間及び設定時間を有するクロックシステムと共に
用いられることができる。
インタフェースタイミングを示す。ＳＥ＿ＣＬＫは、前
記ＡＮＤ／ＮＡＮＤゲート３１または３７から得たシス
テムスイッチエリメントクロック(system switch eleme
nt clock) であり、前記ＡＮＤ／ＮＡＮＤゲート３１ま
たは３７の入力は、動作及び待機クロック信号である。
図２に示すように、前記ＳＥ＿ＣＬＫがイネーブルされ
た後保留時間Ｔｓｅｈｏは２ｎｓｅｃの最小値、前記Ｓ
Ｅ＿ＣＬＫからの出力遅延時間Ｔｓｅｑは１５ｎｓｅｃ
の最大値であり、前記ＳＥ＿ＣＬＫがイネーブルされる
前の設定時間Ｔｓｅｓｕは６ｎｓｅｃの最小値である。
ここで、本発明の実施例による相違した保留時間、出力
遅延時間及び設定時間を有するクロックシステムと共に
用いられることができる。
【００１１】図２に示すように、正常的な動作状態で
は、データが前記ＳＥ＿ＣＬＫの出力遅延時間の最大値
内における出力ＤＴ＿ＯＵＴであり、前記データは、前
記順序クロックイネーブル信号(subsequent clock enab
ling signal)の設定時間に先行するので、セルデータの
損失が存在しない。
は、データが前記ＳＥ＿ＣＬＫの出力遅延時間の最大値
内における出力ＤＴ＿ＯＵＴであり、前記データは、前
記順序クロックイネーブル信号(subsequent clock enab
ling signal)の設定時間に先行するので、セルデータの
損失が存在しない。
【００１２】もしも、前記動作ＳＣＵ- Ａ１０で前記ク
ロックソース(clock source)のイネーブル後順次なイネ
ーブルが失敗すれば、待機ＳＣＵ- Ｂ２０からクロック
信号ＳＥ＿ＣＬＫ２が供給される。すなわち、図３のタ
イミング図に示すように、セルデータの損失を誘発する
クロック雑音が前記動作ＳＣＵ- Ａ１０と待機ＳＣＵ-
Ｂ２０のスイッチング中に発生する虞がある。ここで、
セルデータの損失は、図３に示すように雑音“Ｇ”を誘
発するデュティ周期の５０％が保持されない時、データ
設定時間Ｔｓｅｓｕが足りない場合もあるために発生す
る。
ロックソース(clock source)のイネーブル後順次なイネ
ーブルが失敗すれば、待機ＳＣＵ- Ｂ２０からクロック
信号ＳＥ＿ＣＬＫ２が供給される。すなわち、図３のタ
イミング図に示すように、セルデータの損失を誘発する
クロック雑音が前記動作ＳＣＵ- Ａ１０と待機ＳＣＵ-
Ｂ２０のスイッチング中に発生する虞がある。ここで、
セルデータの損失は、図３に示すように雑音“Ｇ”を誘
発するデュティ周期の５０％が保持されない時、データ
設定時間Ｔｓｅｓｕが足りない場合もあるために発生す
る。
【００１３】このように、冗長クロックを備える従来な
冗長クロックシステムでは、クロックスイッチング中に
セルデータの損失が発生することがある。従って、前記
冗長クロックシステムは、クロックスイッチング中セル
データの損失が防止できる装置及び方法を必要とする。
冗長クロックシステムでは、クロックスイッチング中に
セルデータの損失が発生することがある。従って、前記
冗長クロックシステムは、クロックスイッチング中セル
データの損失が防止できる装置及び方法を必要とする。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、冗長クロック発生装置を備えるネットワークシステ
ムで前記冗長クロック発生装置が抑制回路を有し、クロ
ックスイッチング中にセルデータの損失を防止する装置
及び方法を提供することにある。
は、冗長クロック発生装置を備えるネットワークシステ
ムで前記冗長クロック発生装置が抑制回路を有し、クロ
ックスイッチング中にセルデータの損失を防止する装置
及び方法を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、データシステム内でセルデータの
流れを同期化し、クロックスイッチング中にセルデータ
の損失を防止する２つのクロックを備えるクロックシス
テムにおいて、前記それれのクロックは、クロック信号
を供給する発振器と、前記発振器に接続され、前記クロ
ック信号を第１論理形クロック信号から第２論理形クロ
ック信号に変換する第１変換器回路と、前記第２論理形
クロック信号を分割する前記変換器回路に接続された周
波数分割器と、動作または待機状態信号を決定し、前記
状態信号を第１論理形状態信号から第２論理形状態信号
に変換させる第２変換器回路へ供給する装置と、分割さ
れた第２論理形クロック信号をＯＲ論理ゲートの第２入
力に供給する前記周波数分割器と前記第２変換器回路に
接続され、前記状態信号をＯＲ論理ゲートの第１入力と
して出力する抑制回路と、前記ＯＲ論理ゲートから出力
クロック信号を受信し、前記出力クロック信号をデータ
システムに分散させる前記ＯＲ論理ゲートに接続された
クロック駆動器とを備えることを特徴とする。
るために、本発明は、データシステム内でセルデータの
流れを同期化し、クロックスイッチング中にセルデータ
の損失を防止する２つのクロックを備えるクロックシス
テムにおいて、前記それれのクロックは、クロック信号
を供給する発振器と、前記発振器に接続され、前記クロ
ック信号を第１論理形クロック信号から第２論理形クロ
ック信号に変換する第１変換器回路と、前記第２論理形
クロック信号を分割する前記変換器回路に接続された周
波数分割器と、動作または待機状態信号を決定し、前記
状態信号を第１論理形状態信号から第２論理形状態信号
に変換させる第２変換器回路へ供給する装置と、分割さ
れた第２論理形クロック信号をＯＲ論理ゲートの第２入
力に供給する前記周波数分割器と前記第２変換器回路に
接続され、前記状態信号をＯＲ論理ゲートの第１入力と
して出力する抑制回路と、前記ＯＲ論理ゲートから出力
クロック信号を受信し、前記出力クロック信号をデータ
システムに分散させる前記ＯＲ論理ゲートに接続された
クロック駆動器とを備えることを特徴とする。
【００１６】また、本発明は動作及び状態クロックを備
えるデータシステム内でセルデータの流れを同期化し、
クロックスイッチング中にセルデータの損失を防止する
方法に置いて、( ａ) クロック信号を供給する段階と、
( ｂ) 前記クロック信号が第１または第２状態信号に応
じて前記動作または前記待機クロックから供給されるか
否か、前記クロック信号が第１状態信号に応じて前記動
作クロックから供給されるか否かを検出する段階と、(
ｃ) 前記動作クロック信号をデータシステムに繰り返し
供給する段階と、( ｄ) 第２状態信号が検出されると、
前記動作クロック信号から前記待機クロック信号へのス
イッチングを開始する段階と、( ｅ) 前記待機クロック
信号を前記データシステムに繰り返し供給する段階と、
( ｆ) 第１状態信号が検出されると、前記待機クロック
信号から前記動作クロック信号へのスイッチングを開始
する段階と、( ｇ) 前記第( ｆ) 段階を通じて前記第(
ｂ) 段階を繰り返す段階とからなることを特徴とする。
えるデータシステム内でセルデータの流れを同期化し、
クロックスイッチング中にセルデータの損失を防止する
方法に置いて、( ａ) クロック信号を供給する段階と、
( ｂ) 前記クロック信号が第１または第２状態信号に応
じて前記動作または前記待機クロックから供給されるか
否か、前記クロック信号が第１状態信号に応じて前記動
作クロックから供給されるか否かを検出する段階と、(
ｃ) 前記動作クロック信号をデータシステムに繰り返し
供給する段階と、( ｄ) 第２状態信号が検出されると、
前記動作クロック信号から前記待機クロック信号へのス
イッチングを開始する段階と、( ｅ) 前記待機クロック
信号を前記データシステムに繰り返し供給する段階と、
( ｆ) 第１状態信号が検出されると、前記待機クロック
信号から前記動作クロック信号へのスイッチングを開始
する段階と、( ｇ) 前記第( ｆ) 段階を通じて前記第(
ｂ) 段階を繰り返す段階とからなることを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の好ましい実施例を
添付図面に基づいて詳細に説明する。図面中の同一構成
要素はなるべく同一符号を付する。また、本発明の要旨
を不要にぼやかす虞のある公知機能及び構成に対する詳
細な説明は略する。
添付図面に基づいて詳細に説明する。図面中の同一構成
要素はなるべく同一符号を付する。また、本発明の要旨
を不要にぼやかす虞のある公知機能及び構成に対する詳
細な説明は略する。
【００１８】冗長クロック発生装置はデータシステム内
でセルデータの流れを同期化し、動作クロックから待機
クロックにスイッチングする間セルデータの損失を防止
する動作及び待機クロック(active and standby clock
s) を発生する装置である。本発明の実施例による前記
冗長クロック発生装置は、動作クロックがディスエーブ
ルされる前に適切な設定時間を保証する抑制回路を備
え、前記抑制回路は、前記冗長クロック発生装置で前記
動作／待機クロックのスイッチング中動作クロック周期
信号を保持する機能を行う。この時、前記先行の待機ク
ロックは前記保持期間の間動作し、スイッチングの前後
に適宜な設定時間を提供し、システム冗長がデータ損失
を持たないようにする。 図４は、本発明の実施例によ
って抑制回路を備える冗長クロック発生装置の構成を示
す図である。ここで、ＳＣＵ- Ａ１０は動作クロックを
発生するユニット、ＳＣＵ- Ｂ２０は待機クロックを発
生するユニットである。
でセルデータの流れを同期化し、動作クロックから待機
クロックにスイッチングする間セルデータの損失を防止
する動作及び待機クロック(active and standby clock
s) を発生する装置である。本発明の実施例による前記
冗長クロック発生装置は、動作クロックがディスエーブ
ルされる前に適切な設定時間を保証する抑制回路を備
え、前記抑制回路は、前記冗長クロック発生装置で前記
動作／待機クロックのスイッチング中動作クロック周期
信号を保持する機能を行う。この時、前記先行の待機ク
ロックは前記保持期間の間動作し、スイッチングの前後
に適宜な設定時間を提供し、システム冗長がデータ損失
を持たないようにする。 図４は、本発明の実施例によ
って抑制回路を備える冗長クロック発生装置の構成を示
す図である。ここで、ＳＣＵ- Ａ１０は動作クロックを
発生するユニット、ＳＣＵ- Ｂ２０は待機クロックを発
生するユニットである。
【００１９】次に、図４を参照して本発明の実施例によ
る前記ＳＣＵ- Ａ１０及びＳＣＵ-Ｂ２０の構成につい
て説明する。発振器(oscillator)１２はシステムクロッ
クを発生する。ここで前記システムクロックが１００Ｍ
Ｈｚであると仮定する。変換器(translator circuit)１
４は前記発振器１２から出力されるシステムクロックを
入力とし、前記発振器１２から出力されるＴＴＬ論理の
発振信号を高速で伝達するためにＰＥＣＬ信号に変換し
て出力する。分周器(frequency divider) １６は前記変
換器１４から出力されるＰＥＣＬ信号を２分周して５０
ＭＨｚの信号として発生する。モード信号発生器１１
は、該当クロックユニットが動作モード(operation mod
e)または待機モード(standby mode)で駆動するためのモ
ード制御信号ＡＣＴ／ＳＴＢを発生する。抑制回路４０
は、クロック端子が前記分周器１６の出力端に連結さ
れ、データ入力端子が前記モード信号発生器１１の出力
端に連結される。前記抑制回路４０は、前記モード制御
信号ＡＣＴ／ＳＴＢを前記分周器１６に同期させて出力
する。従って、前記抑制回路４０は前記モード制御信号
ＡＣＴ／ＳＴＢのスイッチング時点でスイッチングされ
る動作待機クロックが安定してスイッチングされる時ま
で前記モード制御信号ＡＣＴ／ＳＴＢを非活性化させて
クロックスイッチングが安定して行われるようにする。
ＯＲゲート１７は２入力及び２出力論理ゲートであっ
て、非反転及び反転出力信号を発生する。前記ＯＲゲー
ト１７は前記抑制回路４０及び分周器１６の出力を入力
とし、前記抑制回路４０で該当のモード信号が活性化さ
れる時に前記分周器１６の出力を通過させ、該当モード
信号が非活性化される時に前記分周器１６の出力を遮断
させる。前記ＯＲゲート１７は、前記ＡＣＴモード信号
発生時に前記非反転クロック信号及び反転クロック信号
の通路を形成し、前記ＳＴＢモード信号発生時に前記ク
ロック信号の通路を遮断する。クロック駆動部(clock d
river)１８は差動クロック駆動部であり、ＯＲゲート１
７から出力される非反転クロック信号及び反転クロック
信号を入力とする２つのクロック駆動部から構成されて
いる。前記差動クロック駆動部１８は前記ＯＲゲート１
７から出力される非反転及び反転クロック信号を入力と
してクロック信号ＳＥ＿ＣＬＫを発生し、このクロック
信号ＳＥ＿ＣＬＫは前記ＳＩＵ３０及びＳＳＵ３５に供
給される。
る前記ＳＣＵ- Ａ１０及びＳＣＵ-Ｂ２０の構成につい
て説明する。発振器(oscillator)１２はシステムクロッ
クを発生する。ここで前記システムクロックが１００Ｍ
Ｈｚであると仮定する。変換器(translator circuit)１
４は前記発振器１２から出力されるシステムクロックを
入力とし、前記発振器１２から出力されるＴＴＬ論理の
発振信号を高速で伝達するためにＰＥＣＬ信号に変換し
て出力する。分周器(frequency divider) １６は前記変
換器１４から出力されるＰＥＣＬ信号を２分周して５０
ＭＨｚの信号として発生する。モード信号発生器１１
は、該当クロックユニットが動作モード(operation mod
e)または待機モード(standby mode)で駆動するためのモ
ード制御信号ＡＣＴ／ＳＴＢを発生する。抑制回路４０
は、クロック端子が前記分周器１６の出力端に連結さ
れ、データ入力端子が前記モード信号発生器１１の出力
端に連結される。前記抑制回路４０は、前記モード制御
信号ＡＣＴ／ＳＴＢを前記分周器１６に同期させて出力
する。従って、前記抑制回路４０は前記モード制御信号
ＡＣＴ／ＳＴＢのスイッチング時点でスイッチングされ
る動作待機クロックが安定してスイッチングされる時ま
で前記モード制御信号ＡＣＴ／ＳＴＢを非活性化させて
クロックスイッチングが安定して行われるようにする。
ＯＲゲート１７は２入力及び２出力論理ゲートであっ
て、非反転及び反転出力信号を発生する。前記ＯＲゲー
ト１７は前記抑制回路４０及び分周器１６の出力を入力
とし、前記抑制回路４０で該当のモード信号が活性化さ
れる時に前記分周器１６の出力を通過させ、該当モード
信号が非活性化される時に前記分周器１６の出力を遮断
させる。前記ＯＲゲート１７は、前記ＡＣＴモード信号
発生時に前記非反転クロック信号及び反転クロック信号
の通路を形成し、前記ＳＴＢモード信号発生時に前記ク
ロック信号の通路を遮断する。クロック駆動部(clock d
river)１８は差動クロック駆動部であり、ＯＲゲート１
７から出力される非反転クロック信号及び反転クロック
信号を入力とする２つのクロック駆動部から構成されて
いる。前記差動クロック駆動部１８は前記ＯＲゲート１
７から出力される非反転及び反転クロック信号を入力と
してクロック信号ＳＥ＿ＣＬＫを発生し、このクロック
信号ＳＥ＿ＣＬＫは前記ＳＩＵ３０及びＳＳＵ３５に供
給される。
【００２０】図４を参照すると、クロックのスイッチン
グ中に発生するクロック雑音を除去または減少させるた
めに、本発明の実施例では前記ＳＣＵ- Ａ１０及びＳＣ
Ｕ-Ｂ２０に抑制回路４０を加える。同図に示すよう
に、前記モード信号発生器１１からのモード制御信号Ａ
ＣＴ／ＳＴＢと分周器１６からの５０ＭＨｚクロック信
号はそれぞれ前記抑制回路４０のデータ及びクロック信
号として供給される。
グ中に発生するクロック雑音を除去または減少させるた
めに、本発明の実施例では前記ＳＣＵ- Ａ１０及びＳＣ
Ｕ-Ｂ２０に抑制回路４０を加える。同図に示すよう
に、前記モード信号発生器１１からのモード制御信号Ａ
ＣＴ／ＳＴＢと分周器１６からの５０ＭＨｚクロック信
号はそれぞれ前記抑制回路４０のデータ及びクロック信
号として供給される。
【００２１】図５に示すように、前記抑制回路４０は、
差動データを入力するデータ端子、差動クロックを入力
するクロック端子及び差動出力端子を備える。そして、
前記抑制回路４０の内部は、差動データを入力するバッ
ファ４１と、差動クロックを入力するバッファ４２と、
前記データバッファの出力をデータとして入力し、前記
クロックバッファをクロックとして入力するＤフリップ
フロップ(D flip-flop) ４３とから構成される。論理ロ
ーのクロック信号がバッファ４２に印加され、モード制
御信号ＡＣＴ／ＳＴＢがバッファ４１に印加されると、
前記Ｄフリップフロップ４３は、前記クロック信号がポ
ジティブトランジション(positive transition) される
時点で出力を発生する。この時、前記Ｄフリップフロッ
プ４３の真理表はデータの論理（Ｌ(low) ，Ｈ(high)）
及びクロックＺ（ＬからＨトランジション）に定義され
た記号を用いて示すと、下記の（表１）のようである。
差動データを入力するデータ端子、差動クロックを入力
するクロック端子及び差動出力端子を備える。そして、
前記抑制回路４０の内部は、差動データを入力するバッ
ファ４１と、差動クロックを入力するバッファ４２と、
前記データバッファの出力をデータとして入力し、前記
クロックバッファをクロックとして入力するＤフリップ
フロップ(D flip-flop) ４３とから構成される。論理ロ
ーのクロック信号がバッファ４２に印加され、モード制
御信号ＡＣＴ／ＳＴＢがバッファ４１に印加されると、
前記Ｄフリップフロップ４３は、前記クロック信号がポ
ジティブトランジション(positive transition) される
時点で出力を発生する。この時、前記Ｄフリップフロッ
プ４３の真理表はデータの論理（Ｌ(low) ，Ｈ(high)）
及びクロックＺ（ＬからＨトランジション）に定義され
た記号を用いて示すと、下記の（表１）のようである。
【００２２】
【表１】
【００２３】図６は、図４のような構成をもつ本発明の
実施例による冗長クロック発生装置の構成をさらに詳し
く示す。同図は、前記モード信号発生器１１と前記抑制
回路４０との間に別の変換器１９をさらに備える。
実施例による冗長クロック発生装置の構成をさらに詳し
く示す。同図は、前記モード信号発生器１１と前記抑制
回路４０との間に別の変換器１９をさらに備える。
【００２４】図６を参照すると、前記モード信号発生器
１１から発生するモード制御信号ＡＣＴ／ＳＴＢは第２
変換器１９に印加される。そうすると、前記第２変換器
１９は、ＴＴＬレベルのモード制御信号ＡＣＴ／ＳＴＢ
をＰＥＣＬレベルのモード制御信号ＡＣＴ／ＳＴＢに変
換して前記抑制回路４０のバッファ４１に印加する。ま
た、前記発振器１２から発生するＴＴＬレベルのクロッ
ク信号は第１変換器１４でＰＥＣＬレベルのクロック信
号に変換され、分周器１６で分周された後、抑制回路４
０のバッファ４２に印加されると同時にＯＲゲート１７
に印加される。この時、前記バッファ４１及び４２に印
加されるモード制御信号ＡＣＴ／ＳＴＢ及びクロック信
号は反転及び非反転状態の差動信号であり、前記２つの
バッファ４１及び４２は、前記入力される差動信号を緩
衝してそれぞれ前記フリップフロップ４３のデータ及び
クロック信号として供給する。そうすると、前記抑制回
路４０のフリップフロップ４３は前記モード制御信号Ａ
ＣＴ／ＳＴＢが変化する時、これを前記クロックに同期
させてＯＲゲート１７に出力する。
１１から発生するモード制御信号ＡＣＴ／ＳＴＢは第２
変換器１９に印加される。そうすると、前記第２変換器
１９は、ＴＴＬレベルのモード制御信号ＡＣＴ／ＳＴＢ
をＰＥＣＬレベルのモード制御信号ＡＣＴ／ＳＴＢに変
換して前記抑制回路４０のバッファ４１に印加する。ま
た、前記発振器１２から発生するＴＴＬレベルのクロッ
ク信号は第１変換器１４でＰＥＣＬレベルのクロック信
号に変換され、分周器１６で分周された後、抑制回路４
０のバッファ４２に印加されると同時にＯＲゲート１７
に印加される。この時、前記バッファ４１及び４２に印
加されるモード制御信号ＡＣＴ／ＳＴＢ及びクロック信
号は反転及び非反転状態の差動信号であり、前記２つの
バッファ４１及び４２は、前記入力される差動信号を緩
衝してそれぞれ前記フリップフロップ４３のデータ及び
クロック信号として供給する。そうすると、前記抑制回
路４０のフリップフロップ４３は前記モード制御信号Ａ
ＣＴ／ＳＴＢが変化する時、これを前記クロックに同期
させてＯＲゲート１７に出力する。
【００２５】そうすると、前記ＯＲゲート１７は、前記
フリップフロップ４３から出力されるモード制御信号Ａ
ＣＴ／ＳＴＢと前記分周器１６から出力されるクロック
信号を論理和してクロック駆動部１８に出力する。この
時、前記モード制御信号ＡＣＴ／ＳＴＢが動作モード状
態の制御信号として発生する場合、前記ＯＲゲート１７
は、前記クロック信号をクロック駆動部１８に印加す
る。そして、前記モード制御信号ＡＣＴ／ＳＴＢが待機
モードの制御信号として発生する場合、前記ＯＲゲート
１７は前記クロック信号の供給を遮断する。この時、前
記モード制御信号ＡＣＴ／ＳＴＢが動作モードから待機
モードに変わる時にクロックに同期されて印加されるの
で、前記ＯＲゲート１７は、クロックに同期したモード
制御信号ＡＣＴ／ＳＴＢによってクロックを遮断する。
従って、前記ＯＲゲート１７から出力される差動クロッ
ク駆動部１８は、前記ＯＲゲート１７からのクロック信
号を多数の受信装置に供給するが、供給されるクロック
の遮断をクロックの特定部分で行う。
フリップフロップ４３から出力されるモード制御信号Ａ
ＣＴ／ＳＴＢと前記分周器１６から出力されるクロック
信号を論理和してクロック駆動部１８に出力する。この
時、前記モード制御信号ＡＣＴ／ＳＴＢが動作モード状
態の制御信号として発生する場合、前記ＯＲゲート１７
は、前記クロック信号をクロック駆動部１８に印加す
る。そして、前記モード制御信号ＡＣＴ／ＳＴＢが待機
モードの制御信号として発生する場合、前記ＯＲゲート
１７は前記クロック信号の供給を遮断する。この時、前
記モード制御信号ＡＣＴ／ＳＴＢが動作モードから待機
モードに変わる時にクロックに同期されて印加されるの
で、前記ＯＲゲート１７は、クロックに同期したモード
制御信号ＡＣＴ／ＳＴＢによってクロックを遮断する。
従って、前記ＯＲゲート１７から出力される差動クロッ
ク駆動部１８は、前記ＯＲゲート１７からのクロック信
号を多数の受信装置に供給するが、供給されるクロック
の遮断をクロックの特定部分で行う。
【００２６】図７は、クロックスイッチングのデータ保
存を保証する本発明のクロックスイッチング方法を示し
ている。図８は、本発明の実施例によって全体的なクロ
ック及びシステムインタフェースタイミング順序を示し
ており、図９は、抑制回路４０と共にクロックタイミン
グ順序を示している。
存を保証する本発明のクロックスイッチング方法を示し
ている。図８は、本発明の実施例によって全体的なクロ
ック及びシステムインタフェースタイミング順序を示し
ており、図９は、抑制回路４０と共にクロックタイミン
グ順序を示している。
【００２７】このような構成を参照すると、まず回路に
電源が加えると、前記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２
０の発振器１２は、図８の２１１及び２２１のように１
００ＭＨｚクロックを発生し、分周器１６は、前記１０
０ＭＨｚのクロックを２分周して図８の２１２及び２２
２のように５０ＭＨｚのクロック信号を発生する。この
ようにシステムが電源オン状態になると、１１２段階
で、前記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０の動作及び
待機状態を決定するために、モード制御信号ＡＣＴ／Ｓ
ＴＢを発生する。即ち、前記１２２段階は、動作／待機
状態を決定する決定ブロック(decision block)であり、
このような決定は、図８の２１３及び２２３のようなモ
ード制御信号ＡＣＴ／ＳＴＢの論理により制御される。
前記決定段階でボード状態が動作状態であれば、前記モ
ード制御信号ＡＣＴ／ＳＴＢの論理は“ロー”になり、
待機状態であれば、前記モード制御信号ＡＣＴ／ＳＴＢ
の論理は“ハイ”になると仮定する。また、本発明の実
施例では前記ＳＣＵ- Ａ１０が動作ボードであり、ＳＣ
Ｕ- Ｂ２０が待機ボードであると仮定する。従って、図
８の２１１乃至２１５はＳＣＵ- Ａ１０の動作特性を示
しており、図８の２２１乃至２２５はＳＣＵ- Ｂ２０の
動作特性を示しており、図８の２３１乃至２３３は、前
記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂから発生して前記ＳＩ
Ｕ３０及びＳＳＵ３５に印加される最終クロックの特性
を示している。
電源が加えると、前記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２
０の発振器１２は、図８の２１１及び２２１のように１
００ＭＨｚクロックを発生し、分周器１６は、前記１０
０ＭＨｚのクロックを２分周して図８の２１２及び２２
２のように５０ＭＨｚのクロック信号を発生する。この
ようにシステムが電源オン状態になると、１１２段階
で、前記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０の動作及び
待機状態を決定するために、モード制御信号ＡＣＴ／Ｓ
ＴＢを発生する。即ち、前記１２２段階は、動作／待機
状態を決定する決定ブロック(decision block)であり、
このような決定は、図８の２１３及び２２３のようなモ
ード制御信号ＡＣＴ／ＳＴＢの論理により制御される。
前記決定段階でボード状態が動作状態であれば、前記モ
ード制御信号ＡＣＴ／ＳＴＢの論理は“ロー”になり、
待機状態であれば、前記モード制御信号ＡＣＴ／ＳＴＢ
の論理は“ハイ”になると仮定する。また、本発明の実
施例では前記ＳＣＵ- Ａ１０が動作ボードであり、ＳＣ
Ｕ- Ｂ２０が待機ボードであると仮定する。従って、図
８の２１１乃至２１５はＳＣＵ- Ａ１０の動作特性を示
しており、図８の２２１乃至２２５はＳＣＵ- Ｂ２０の
動作特性を示しており、図８の２３１乃至２３３は、前
記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂから発生して前記ＳＩ
Ｕ３０及びＳＳＵ３５に印加される最終クロックの特性
を示している。
【００２８】そうすると、１１４段階で、図８のＴ１区
間に示すようにＳＣＵ- Ａ１０はクロックＳＥ＿ＣＬＫ
１を発生し、ＳＣＵ- Ｂ２０はクロックＳＥ＿ＣＬＫ２
を発生しない。
間に示すようにＳＣＵ- Ａ１０はクロックＳＥ＿ＣＬＫ
１を発生し、ＳＣＵ- Ｂ２０はクロックＳＥ＿ＣＬＫ２
を発生しない。
【００２９】前記１１４段階における動作説明を行う
と、前記ＳＣＵ- Ａ１０のモード信号発生器１１は、図
８の２１３のように論理ローのモード制御信号ＡＣＴ／
ＳＴＢを発生する。このようなＴＴＬレベルの前記モー
ド制御信号ＡＣＴ／ＳＢは、第２変換器１９を通じてＰ
ＥＣＬ論理に変換された後、前記抑制回路４０のデータ
入力Ｄに供給される。また、前記分周器１６から発生す
る５０ＭＨｚのクロック信号は、抑制回路４０のクロッ
ク信号として供給されると同時にＯＲゲート１７に供給
される。そうすると、前記抑制回路４０は、前記（表
１）に示すように、モード制御信号ＡＣＴ／ＳＴＢの論
理が“ロー”状態であれば、出力信号Ｑを図８の２１４
のように論理“ロー”として出力し、前記論理“ロー”
信号はＯＲゲート１７に供給される。前記抑制回路４０
からの図８の２１４のような論理“ロー”信号と図８の
２１２のような５０ＭＨｚのクロック信号を受信するＯ
Ｒゲート１７は、５０ＭＨｚの差動クロック信号を差動
クロック駆動器１８に出力する。前記差動クロック駆動
器１８は、前記ＯＲゲート１７の出力に応じて図８の２
１５のような５０ＭＨｚのクロック信号ＳＥ＿ＣＬＫ１
を発生してＳＩＵ３０及びＳＳＵ３５などに供給する。
と、前記ＳＣＵ- Ａ１０のモード信号発生器１１は、図
８の２１３のように論理ローのモード制御信号ＡＣＴ／
ＳＴＢを発生する。このようなＴＴＬレベルの前記モー
ド制御信号ＡＣＴ／ＳＢは、第２変換器１９を通じてＰ
ＥＣＬ論理に変換された後、前記抑制回路４０のデータ
入力Ｄに供給される。また、前記分周器１６から発生す
る５０ＭＨｚのクロック信号は、抑制回路４０のクロッ
ク信号として供給されると同時にＯＲゲート１７に供給
される。そうすると、前記抑制回路４０は、前記（表
１）に示すように、モード制御信号ＡＣＴ／ＳＴＢの論
理が“ロー”状態であれば、出力信号Ｑを図８の２１４
のように論理“ロー”として出力し、前記論理“ロー”
信号はＯＲゲート１７に供給される。前記抑制回路４０
からの図８の２１４のような論理“ロー”信号と図８の
２１２のような５０ＭＨｚのクロック信号を受信するＯ
Ｒゲート１７は、５０ＭＨｚの差動クロック信号を差動
クロック駆動器１８に出力する。前記差動クロック駆動
器１８は、前記ＯＲゲート１７の出力に応じて図８の２
１５のような５０ＭＨｚのクロック信号ＳＥ＿ＣＬＫ１
を発生してＳＩＵ３０及びＳＳＵ３５などに供給する。
【００３０】この時、前記ＳＣＵ- Ｂ２０の動作を説明
すると、モード信号発生器２１は、図８の２２３のよう
にハイ論理のモード制御信号ＡＣＴ／ＳＴＢを発生し、
これにより、抑制回路４１は、図８の２２４のように論
理ハイのモード制御信号ＡＣＴ／ＳＴＢを発生する。従
って、前記ＯＲゲート２７で前記分周器２６の出力が遮
断されるので、クロック駆動部２８は、図８の２２５の
ようにクロックＳＥ＿ＣＬＫ２を発生しない。
すると、モード信号発生器２１は、図８の２２３のよう
にハイ論理のモード制御信号ＡＣＴ／ＳＴＢを発生し、
これにより、抑制回路４１は、図８の２２４のように論
理ハイのモード制御信号ＡＣＴ／ＳＴＢを発生する。従
って、前記ＯＲゲート２７で前記分周器２６の出力が遮
断されるので、クロック駆動部２８は、図８の２２５の
ようにクロックＳＥ＿ＣＬＫ２を発生しない。
【００３１】このようにＳＣＵ- Ａ１０が動作モード、
ＴＡＳＣＵ- Ｂが待機モードである場合、図８の２３１
のように、クロックＳＥ＿ＣＬＫ１は正常的に発生して
各システムの動作クロックとして供給され、図８の２３
２のようにクロックＳＥ＿ＣＬＫ２の発生が中止され
る。従って、図８の２３３のように各システムに供給さ
れる動作クロックＳＥ＿ＣＬＫはＳＥ＿ＣＬＫ１にな
る。
ＴＡＳＣＵ- Ｂが待機モードである場合、図８の２３１
のように、クロックＳＥ＿ＣＬＫ１は正常的に発生して
各システムの動作クロックとして供給され、図８の２３
２のようにクロックＳＥ＿ＣＬＫ２の発生が中止され
る。従って、図８の２３３のように各システムに供給さ
れる動作クロックＳＥ＿ＣＬＫはＳＥ＿ＣＬＫ１にな
る。
【００３２】図８のＴ１区間でのように、前記ＳＣＵ-
Ａ１０が動作モード、ＳＣＵ- Ｂ１０が待機モードであ
る状態で、前記ＳＣＵ- Ａ１０は、１１６段階でボード
転換条件(board switch condition)が発生したか否かを
検査する。即ち、前記１１４段階の遂行中動作クロック
スイッチングが失敗したか、或いはＳＣＵ- Ａ１０のク
ロックＳＣ＿ＣＬＫに異常が発生した場合、前記動作ク
ロックから待機クロックにスイッチングすることを示
す。この時、前記ＳＥ＿ＣＬＫ１が正常的に供給される
状態であれば、前記１１４段階に戻って、図８のＴ１区
間に示すようにＳＥ＿ＣＬＫ１を発生する。しかし、前
記ＳＥ＿ＣＬＫ１に異常が発生すると、１１８段階に進
んでクロック転換動作を行う。
Ａ１０が動作モード、ＳＣＵ- Ｂ１０が待機モードであ
る状態で、前記ＳＣＵ- Ａ１０は、１１６段階でボード
転換条件(board switch condition)が発生したか否かを
検査する。即ち、前記１１４段階の遂行中動作クロック
スイッチングが失敗したか、或いはＳＣＵ- Ａ１０のク
ロックＳＣ＿ＣＬＫに異常が発生した場合、前記動作ク
ロックから待機クロックにスイッチングすることを示
す。この時、前記ＳＥ＿ＣＬＫ１が正常的に供給される
状態であれば、前記１１４段階に戻って、図８のＴ１区
間に示すようにＳＥ＿ＣＬＫ１を発生する。しかし、前
記ＳＥ＿ＣＬＫ１に異常が発生すると、１１８段階に進
んでクロック転換動作を行う。
【００３３】前記１１８段階で、図８のＴ２区間に示す
ように前記動作中のクロックＳＥ＿ＳＣＬＫ１の発生を
中断し、前記ＳＥ＿ＣＬＫ１が非活性化される前適宜な
設定時間を保持した後、前記ＳＥ＿ＣＬＫ２の発生を活
性化させる。
ように前記動作中のクロックＳＥ＿ＳＣＬＫ１の発生を
中断し、前記ＳＥ＿ＣＬＫ１が非活性化される前適宜な
設定時間を保持した後、前記ＳＥ＿ＣＬＫ２の発生を活
性化させる。
【００３４】前記１１８段階の動作を説明する。前記Ｓ
ＣＵ- Ａ１０に異常条件が発生すると、前記モード信号
発生器１１は、図８の２１３のようにハイ論理のモード
制御信号ＡＣＴ／ＳＴＢを発生する。このようなＴＴＬ
レベルの前記モード制御信号ＡＣＴ／ＳＴＢは第２変換
器１９を通じてＰＥＣＬ論理に変換された後、前記抑制
回路４０のデータ入力Ｄに供給される。この時、前記分
周器１６から発生する５０ＭＨｚクロック信号は抑制回
路４０のクロック信号として供給され、同時にＯＲゲー
ト１７に供給される。そうすると、前記抑制回路４０
は、前記( 表１)に示すようにモード制御信号ＡＣＴ／
ＳＴＢが論理“ハイ”状態であれば、出力信号Ｑを図８
の２１４のように論理“ハイ”に出力し、前記論理“ハ
イ”信号はＯＲゲート１７に供給される。前記抑制回路
４０からの図８の２１４のような論理“ハイ”信号と図
８の２１２のような５０ＭＨｚクロック信号とを受信す
るＯＲゲート１７は分周器１６の出力を遮断する。従っ
て、前記差動クロック駆動器１８は、前記ＯＲゲート１
７の出力に応じて図８の２１５のようにクロック信号Ｓ
Ｅ＿ＣＬＫ１を前記ＳＩＵ３０及びＳＳＵ３５などに供
給しなくなる。
ＣＵ- Ａ１０に異常条件が発生すると、前記モード信号
発生器１１は、図８の２１３のようにハイ論理のモード
制御信号ＡＣＴ／ＳＴＢを発生する。このようなＴＴＬ
レベルの前記モード制御信号ＡＣＴ／ＳＴＢは第２変換
器１９を通じてＰＥＣＬ論理に変換された後、前記抑制
回路４０のデータ入力Ｄに供給される。この時、前記分
周器１６から発生する５０ＭＨｚクロック信号は抑制回
路４０のクロック信号として供給され、同時にＯＲゲー
ト１７に供給される。そうすると、前記抑制回路４０
は、前記( 表１)に示すようにモード制御信号ＡＣＴ／
ＳＴＢが論理“ハイ”状態であれば、出力信号Ｑを図８
の２１４のように論理“ハイ”に出力し、前記論理“ハ
イ”信号はＯＲゲート１７に供給される。前記抑制回路
４０からの図８の２１４のような論理“ハイ”信号と図
８の２１２のような５０ＭＨｚクロック信号とを受信す
るＯＲゲート１７は分周器１６の出力を遮断する。従っ
て、前記差動クロック駆動器１８は、前記ＯＲゲート１
７の出力に応じて図８の２１５のようにクロック信号Ｓ
Ｅ＿ＣＬＫ１を前記ＳＩＵ３０及びＳＳＵ３５などに供
給しなくなる。
【００３５】この時、前記ＳＣＵ- Ｂ２０の動作を説明
すると、モード信号発生器２１は、図８の２２３のよう
に論理ハイのモード制御信号ＳＣＴ／ＳＴＢを発生し、
よって抑制回路４１は、図８の２２４のようにハイ論理
のモード制御信号ＡＣＴ／ＳＴＢを発生する。従って、
前記ＯＲゲート２７で前記分周器２６の出力が遮断され
るので、クロック駆動部２８は、図８の２２５のように
クロックＳＥ＿ＣＬＫ２を発生しない。 このようにＳ
ＣＵ- Ａ１０に異常条件が発生して図８の２３１のよう
にクロックＳＥ＿ＣＬＫ１を発生せず、前記ＳＣＵ- Ｂ
が図８の２３２のように未だ待機モード状態にあってク
ロックＳＥ＿ＣＬＫ２の発生が中止された状態では、図
８の２３３のようにクロックＳＥ＿ＣＬＫが発生しな
い。このような状態は、前記ＳＣＵ- Ｂ２０のモード信
号発生器２１からモード制御信号ＡＣＴ／ＳＴＢを論理
ローに発生する時点まで保持される。
すると、モード信号発生器２１は、図８の２２３のよう
に論理ハイのモード制御信号ＳＣＴ／ＳＴＢを発生し、
よって抑制回路４１は、図８の２２４のようにハイ論理
のモード制御信号ＡＣＴ／ＳＴＢを発生する。従って、
前記ＯＲゲート２７で前記分周器２６の出力が遮断され
るので、クロック駆動部２８は、図８の２２５のように
クロックＳＥ＿ＣＬＫ２を発生しない。 このようにＳ
ＣＵ- Ａ１０に異常条件が発生して図８の２３１のよう
にクロックＳＥ＿ＣＬＫ１を発生せず、前記ＳＣＵ- Ｂ
が図８の２３２のように未だ待機モード状態にあってク
ロックＳＥ＿ＣＬＫ２の発生が中止された状態では、図
８の２３３のようにクロックＳＥ＿ＣＬＫが発生しな
い。このような状態は、前記ＳＣＵ- Ｂ２０のモード信
号発生器２１からモード制御信号ＡＣＴ／ＳＴＢを論理
ローに発生する時点まで保持される。
【００３６】前記設定時間の終了時点で、待機モードを
行うＳＣＵ- Ｂ２０のモード信号発生器２１は、前記モ
ード制御信号ＡＣＴ／ＳＴＢを図８の２２３のように論
理ローに遷移させる。そうすると、このようなＴＴＬレ
ベルの前記モード制御信号ＡＣＴ／ＳＴＢが第２変換器
２９を通じてＰＥＣＬ論理に変換された後、前記抑制回
路４１のデータ入力Ｄに供給される。また、前記分周器
２６から発生する５０ＭＨｚクロック信号は抑制回路４
１のクロック信号として供給され、同時にＯＲゲート２
７に供給される。そうすると、前記抑制回路４１は、前
記( 表１) に示すように、モード制御信号ＡＣＴ／ＳＴ
Ｂが論理“ロー”状態であれば、出力信号Ｑを図８の２
２４のように“ロー”論理に出力し、前記論理“ロー”
信号はＯＲゲート２７に供給される。この時、前記抑制
回路４１は、図８の２２４のように前記分周器２６から
出力される５０ＭＨｚの信号の立ち下がりエッジに同期
させて論理“ロー”のモード制御信号ＡＣＴ／ＳＴＢを
活性化させる。前記抑制回路４１からの図８の２２４の
ような論理“ロー”信号と図８の２２２のような５０Ｍ
Ｈｚのクロック信号を受信するＯＲゲート２７は、５０
ＭＨｚの差動クロック信号を差動クロック駆動器２８に
出力する。前記差動クロック駆動器２８は、前記Ｏゲー
ト１７の出力に応じて図８の２１５のような５０ＭＨｚ
クロック信号ＳＥ＿ＣＬＫ２を発生してＳＩＵ３０及び
ＳＳＵ３５などに供給する。 このように前記ＳＣＵ-
Ａ１０の抑制回路４０は、前記クロックＳＥ＿ＣＬＫ１
が非活性化される前、適宜な設定時間を保証するために
動作／待機クロックがスイッチングされる間ＳＥ＿ＣＬ
Ｋ１の周期を保持する。従って、この保持期間の間ＳＣ
Ｕ- Ｂ２０が動作してクロックスイッチング前後に適宜
な設定時間を提供してデータ損失が発生しないようにす
る。
行うＳＣＵ- Ｂ２０のモード信号発生器２１は、前記モ
ード制御信号ＡＣＴ／ＳＴＢを図８の２２３のように論
理ローに遷移させる。そうすると、このようなＴＴＬレ
ベルの前記モード制御信号ＡＣＴ／ＳＴＢが第２変換器
２９を通じてＰＥＣＬ論理に変換された後、前記抑制回
路４１のデータ入力Ｄに供給される。また、前記分周器
２６から発生する５０ＭＨｚクロック信号は抑制回路４
１のクロック信号として供給され、同時にＯＲゲート２
７に供給される。そうすると、前記抑制回路４１は、前
記( 表１) に示すように、モード制御信号ＡＣＴ／ＳＴ
Ｂが論理“ロー”状態であれば、出力信号Ｑを図８の２
２４のように“ロー”論理に出力し、前記論理“ロー”
信号はＯＲゲート２７に供給される。この時、前記抑制
回路４１は、図８の２２４のように前記分周器２６から
出力される５０ＭＨｚの信号の立ち下がりエッジに同期
させて論理“ロー”のモード制御信号ＡＣＴ／ＳＴＢを
活性化させる。前記抑制回路４１からの図８の２２４の
ような論理“ロー”信号と図８の２２２のような５０Ｍ
Ｈｚのクロック信号を受信するＯＲゲート２７は、５０
ＭＨｚの差動クロック信号を差動クロック駆動器２８に
出力する。前記差動クロック駆動器２８は、前記Ｏゲー
ト１７の出力に応じて図８の２１５のような５０ＭＨｚ
クロック信号ＳＥ＿ＣＬＫ２を発生してＳＩＵ３０及び
ＳＳＵ３５などに供給する。 このように前記ＳＣＵ-
Ａ１０の抑制回路４０は、前記クロックＳＥ＿ＣＬＫ１
が非活性化される前、適宜な設定時間を保証するために
動作／待機クロックがスイッチングされる間ＳＥ＿ＣＬ
Ｋ１の周期を保持する。従って、この保持期間の間ＳＣ
Ｕ- Ｂ２０が動作してクロックスイッチング前後に適宜
な設定時間を提供してデータ損失が発生しないようにす
る。
【００３７】前記１１８段階でＳＣＵ−Ａ１０のＳＥ＿
ＣＬＫ１をＳＣＵ- Ｂ２０のＳＥ＿ＣＬＫ２に変換する
と、１２０段階で前記ＳＣＵ＿Ｂ２０が動作モードで活
性化され、前記ＳＣＵ−Ａ１０が待機モードに遷移して
図８のＴ３区間に示した２３２のように、クロックＳＥ
＿ＣＬＫ２を駆動クロックＳＥ＿ＣＬＫとして供給す
る。また、前記１１２段階でＳＣＵ- Ｂ２０が動作モー
ドである場合、１３２段階で前記ＳＣＵ- Ｂ２０が動作
モードで活性化され、前記ＳＣＵ- Ａ１０が待機モード
に遷移してクロックＳＥ＿ＣＬＫ２を駆動クロックＳＥ
＿ＣＬＫとして供給する。従って、前記１３２段階で行
われる動作は、前記１２０段階における動作と同一であ
る。前記ＳＣＵ- Ｂ２０が動作クロックを発生する場
合、前記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０の各部の動
作特性は図８のＴ３区間に示されている。
ＣＬＫ１をＳＣＵ- Ｂ２０のＳＥ＿ＣＬＫ２に変換する
と、１２０段階で前記ＳＣＵ＿Ｂ２０が動作モードで活
性化され、前記ＳＣＵ−Ａ１０が待機モードに遷移して
図８のＴ３区間に示した２３２のように、クロックＳＥ
＿ＣＬＫ２を駆動クロックＳＥ＿ＣＬＫとして供給す
る。また、前記１１２段階でＳＣＵ- Ｂ２０が動作モー
ドである場合、１３２段階で前記ＳＣＵ- Ｂ２０が動作
モードで活性化され、前記ＳＣＵ- Ａ１０が待機モード
に遷移してクロックＳＥ＿ＣＬＫ２を駆動クロックＳＥ
＿ＣＬＫとして供給する。従って、前記１３２段階で行
われる動作は、前記１２０段階における動作と同一であ
る。前記ＳＣＵ- Ｂ２０が動作クロックを発生する場
合、前記ＳＣＵ- Ａ１０及びＳＣＵ- Ｂ２０の各部の動
作特性は図８のＴ３区間に示されている。
【００３８】このようにＳＣＵ- Ｂ２０が動作モードに
駆動される状態で、前記ＳＣＵ- Ｂ２０は、１３４段階
で前記モード制御信号ＡＣＴ／ＳＴＢの状態を分析して
クロックの転換条件が発生したか否かを検査する。この
時、クロック転換条件が発生していない状態であれば、
前記１３２段階に進み、クロック転換条件が発生した状
態であれば、１３６段階に進んでクロック転換動作を行
う。この時、前記１３６段階で行われるクロック転換動
作において、このように前記ＳＣＵ- Ｂ２０の抑制回路
４１は、前記クロックＳＥ＿ＣＬＫ２が非活性化される
前適宜な設定時間を保証するために、動作／待機クロッ
クがスイッチングされる間ＳＥ＿ＣＬＫ２の周期を保持
する。従って、この保持期間にＳＣＵ- Ａ１０が動作し
てクロックスイッチング前後に適宜な設定時間を提供し
てデータ損失が発生しないようにする。
駆動される状態で、前記ＳＣＵ- Ｂ２０は、１３４段階
で前記モード制御信号ＡＣＴ／ＳＴＢの状態を分析して
クロックの転換条件が発生したか否かを検査する。この
時、クロック転換条件が発生していない状態であれば、
前記１３２段階に進み、クロック転換条件が発生した状
態であれば、１３６段階に進んでクロック転換動作を行
う。この時、前記１３６段階で行われるクロック転換動
作において、このように前記ＳＣＵ- Ｂ２０の抑制回路
４１は、前記クロックＳＥ＿ＣＬＫ２が非活性化される
前適宜な設定時間を保証するために、動作／待機クロッ
クがスイッチングされる間ＳＥ＿ＣＬＫ２の周期を保持
する。従って、この保持期間にＳＣＵ- Ａ１０が動作し
てクロックスイッチング前後に適宜な設定時間を提供し
てデータ損失が発生しないようにする。
【００３９】以後、１３８段階では、前記１１４段階の
ようにＳＣＵ- Ａ１０が動作モードに遷移して動作クロ
ックＳＥ＿ＣＬＫを発生する。このように本発明の実施
例による冗長クロックシステムのクロック転換動作は、
抑制回路４０または４１によってクロック転換動作中に
データの損失を防止することができる。
ようにＳＣＵ- Ａ１０が動作モードに遷移して動作クロ
ックＳＥ＿ＣＬＫを発生する。このように本発明の実施
例による冗長クロックシステムのクロック転換動作は、
抑制回路４０または４１によってクロック転換動作中に
データの損失を防止することができる。
【００４０】図９は、このように抑制回路４０または４
１によって転換されるクロックのタイミング関係を示
し、ＳＥ＿ＣＬＫ１からＳＥ＿ＣＬＫ２へ転換する動作
特性を示している。
１によって転換されるクロックのタイミング関係を示
し、ＳＥ＿ＣＬＫ１からＳＥ＿ＣＬＫ２へ転換する動作
特性を示している。
【００４１】同図を参照すると、３１１のようにＳＣＵ
- Ａ１０の分周器１６が５０ＭＨｚの信号を出力し、３
１２のようにＳＣＵ- Ｂ２０の分周器２６が５０ＭＨｚ
の信号を出力し、２つの信号は同期されていない状態を
保持している。この時、前記ＳＣＵ- Ａ１０が動作モー
ドに動作する場合、前記３１１のような信号が動作クロ
ックＳＥ＿ＣＬＫとして供給され、前記ＳＣＵ- Ｂ２０
が動作モードに動作する場合、前記３１２のような信号
が動作クロックＳＥ＿ＣＬＫとして供給される。従っ
て、３３４のように入力されるデータは、３３３のよう
な動作クロックＳＥ＿ＣＬＫ１によって３３５のように
出力される。
- Ａ１０の分周器１６が５０ＭＨｚの信号を出力し、３
１２のようにＳＣＵ- Ｂ２０の分周器２６が５０ＭＨｚ
の信号を出力し、２つの信号は同期されていない状態を
保持している。この時、前記ＳＣＵ- Ａ１０が動作モー
ドに動作する場合、前記３１１のような信号が動作クロ
ックＳＥ＿ＣＬＫとして供給され、前記ＳＣＵ- Ｂ２０
が動作モードに動作する場合、前記３１２のような信号
が動作クロックＳＥ＿ＣＬＫとして供給される。従っ
て、３３４のように入力されるデータは、３３３のよう
な動作クロックＳＥ＿ＣＬＫ１によって３３５のように
出力される。
【００４２】この時、前記ＳＣＵ- Ａ１０の抑制回路４
０に印加されるモード制御信号ＡＣＴ／ＳＴＢが論理ハ
イに遷移すると、前記抑制回路４０は、前記３１１のよ
うな分周器１６の出力に同期させて前記モード制御信号
ＡＣＴ／ＳＴＢを論理ハイに遷移させ、これにより、ク
ロック駆動部１８は、前記３２１のようにＳＥ＿ＣＬＫ
１の供給を中断する。この時、前記ＳＣＵ- Ｂ２０は、
３２２のようにＳＥ＿ＣＬＫ２が活性化されていない状
態を保持する。以後、前記ＳＣＵ- Ｂ２０の抑制回路４
１に印加されるモード制御信号ＡＣＴ／ＳＴＢが論理ロ
ーに遷移すると、前記抑制回路４１は、前記３１２のよ
うな分周器２６の出力に同期させて前記モード制御信号
ＡＣＴ／ＳＴＢを論理ローに遷移させ、これにより、ク
ロック駆動部２８は前記３２２のようにＳＥ＿ＣＬＫ２
の供給を開始する。この時、前記ＳＣＵ- Ａ２０は、３
２１のようにＳＥ＿ＣＬＫ１の発生が中断された状態を
保持する。
０に印加されるモード制御信号ＡＣＴ／ＳＴＢが論理ハ
イに遷移すると、前記抑制回路４０は、前記３１１のよ
うな分周器１６の出力に同期させて前記モード制御信号
ＡＣＴ／ＳＴＢを論理ハイに遷移させ、これにより、ク
ロック駆動部１８は、前記３２１のようにＳＥ＿ＣＬＫ
１の供給を中断する。この時、前記ＳＣＵ- Ｂ２０は、
３２２のようにＳＥ＿ＣＬＫ２が活性化されていない状
態を保持する。以後、前記ＳＣＵ- Ｂ２０の抑制回路４
１に印加されるモード制御信号ＡＣＴ／ＳＴＢが論理ロ
ーに遷移すると、前記抑制回路４１は、前記３１２のよ
うな分周器２６の出力に同期させて前記モード制御信号
ＡＣＴ／ＳＴＢを論理ローに遷移させ、これにより、ク
ロック駆動部２８は前記３２２のようにＳＥ＿ＣＬＫ２
の供給を開始する。この時、前記ＳＣＵ- Ａ２０は、３
２１のようにＳＥ＿ＣＬＫ１の発生が中断された状態を
保持する。
【００４３】従って、動作クロックＳＥ＿ＣＬＫは、３
３４に示すようにＳＥ＿ＣＬＫ１からＳＥ＿ＣＬＫ２に
転換され、この転換される区間に入力されるデータは３
３４のように保持されるので、３３５のようにデータの
損失無しでクロックを転換することができる。
３４に示すようにＳＥ＿ＣＬＫ１からＳＥ＿ＣＬＫ２に
転換され、この転換される区間に入力されるデータは３
３４のように保持されるので、３３５のようにデータの
損失無しでクロックを転換することができる。
【００４４】
【発明の効果】上述したように、本発明では冗長クロッ
ク装置がそれぞれ抑制回路を備え、動作クロックがディ
スエーブルされる前に適宜な設定時間を保証することに
より、動作／待機クロックスイッチング中に現在の動作
クロック周期信号を保持する。先行の待機クロック装置
は保持期間の間動作し、これによりスイッチング前後に
適宜な設定時間を提供する。この時、前記抑制回路はス
イッチング前後に５０％のデュティ周期を保持して、シ
ステム冗長にデータ損失を与えないようにする。動作冗
長クロック装置の抑制回路は、待機冗長クロック装置の
クロック信号が活性化される時まで前記動作クロック信
号を保持してデータの損失を防止し、且つクロック転換
機能を行うことのできる利点がある。
ク装置がそれぞれ抑制回路を備え、動作クロックがディ
スエーブルされる前に適宜な設定時間を保証することに
より、動作／待機クロックスイッチング中に現在の動作
クロック周期信号を保持する。先行の待機クロック装置
は保持期間の間動作し、これによりスイッチング前後に
適宜な設定時間を提供する。この時、前記抑制回路はス
イッチング前後に５０％のデュティ周期を保持して、シ
ステム冗長にデータ損失を与えないようにする。動作冗
長クロック装置の抑制回路は、待機冗長クロック装置の
クロック信号が活性化される時まで前記動作クロック信
号を保持してデータの損失を防止し、且つクロック転換
機能を行うことのできる利点がある。
【図１】従来技術に従うデータ通信システムで冗長クロ
ック回路の構成を示す図。
ック回路の構成を示す図。
【図２】データ損失のない冗長クロックシステムの正常
的なインタフェースタイミング手順を示すタイミング
図。
的なインタフェースタイミング手順を示すタイミング
図。
【図３】データ損失を誘発する動作／待機クロックスイ
ッチング中のクロック雑音を示すタイミング図。
ッチング中のクロック雑音を示すタイミング図。
【図４】本発明に従う抑制回路を使用する冗長クロック
システムを示す概略図。
システムを示す概略図。
【図５】本発明に従う抑制回路を詳細に示す論理図。
【図６】図４の前記抑制回路をさらに詳しく示す図。
【図７】本発明の方法による冗長クロックの流れ図。
【図８】本発明による全体的なクロック及びシステムイ
ンタフェースタイミング手順を詳しく示すタイミング
図。
ンタフェースタイミング手順を詳しく示すタイミング
図。
【図９】用いられた抑制回路と共にクロックタイミング
順序を示す別のタイミング図。
順序を示す別のタイミング図。
Claims (6)
- 【請求項１】 データシステム内でデータ流れを同期さ
せるための動作クロック及び待機クロックを発生する冗
長クロック供給装置において、 前記それぞれの冗長クロック供給装置がクロック信号を
発生するクロック発生回路と、動作モード及び待機モー
ドを制御する信号を発生するモード信号発生回路と、前
記モード制御信号を前記クロック発生器の出力に同期さ
せて出力する抑制回路と、前記抑制回路から出力される
モード制御信号と前記クロック信号とを論理組合せて、
システムに供給するためのクロック信号を発生するクロ
ック駆動回路とを備え、動作モードのクロック供給装置
から待機モード制御信号が発生する時、前記動作クロッ
ク供給装置の抑制回路が前記分周器の出力に同期して動
作クロックの発生を非活性化させ、前記待機モードのク
ロック供給装置から動作モード制御信号が発生する時、
前記待機クロック供給装置の抑制回路が前記分周器の出
力に同期して動作クロック発生を活性化させて動作モー
ドに遷移させ、前記クロック転換の前に動作クロック周
期を保持してデータの損失が防止できることを特徴とす
る冗長クロック供給装置。 - 【請求項２】 データシステム内でデータ流れを同期化
し、クロック転換中にセルデータの損失を防止する２つ
のクロックを発生する冗長クロック供給装置において、 前記それぞれの冗長クロック供給装置が、 第１レベルの発振信号を発生する発振器と、 前記第１レベルの発振信号の第２レベルに変換させる第
１変換器と、 前記第２レベルの発振信号の周波数を分配する分配器
と、 動作または待機モードを決定するモード制御信号を入力
とし、第１レベルの前記モード制御信号を第２レベルに
変換させる第２変換器と、 前記第２変換器の出力を前記第１変換器の出力に同期さ
せてモード制御信号として発生する抑制回路と、 前記抑制回路の出力に応じて第２変換器の出力を活性化
及び非活性化させ、活性化状態で前記第２変換器の出力
をシステムの動作クロックとして供給するクロック駆動
器とからなり、 クロック転換時に前記抑制回路のクロック転換の間動作
クロック信号の周期信号を保持してデータの損失が防止
できることを特徴とする冗長クロック供給装置。 - 【請求項３】 前記第１レベルがトランジスタ- トラン
ジスタ論理レベルであり、前記第２レベルがポジティブ
エミッタカップルド論理レベルであることを特徴とする
請求項２記載の冗長クロック供給装置。 - 【請求項４】 前記発振器が１００ＭＨｚを発振出力
し、前記分配器が１：２周波数分配器であることを特徴
とする請求項３記載の冗長クロック供給装置。 - 【請求項５】 前記第１変換器、第２変換器、分周器が
差動入出力の機能を有し、前記抑制回路が差動入力バッ
ファを備えることを特徴とする請求項１記載の冗長クロ
ック供給装置。 - 【請求項６】 動作及び状態クロックを備えるデータシ
ステムでセルデータの流れを同期化し、クロックスイッ
チング中にセルデータの損失を防止する方法において、 クロック信号を供給する段階と、 前記クロック信号が第１または第２状態信号に応じて前
記動作または前記待機クロックから供給されるか否か、
また、前記クロック信号が第１状態信号に応じて前記動
作クロックから供給されるか否かを検出する段階と、 前記動作クロック信号をデータシステムに繰り返し供給
する段階と、 第２状態信号が検出されると、前記動作クロック信号か
ら待機クロック信号へのスイッチングを開始する段階
と、 前記待機クロック信号を前記データシステムに繰り返し
供給する段階と、 第１状態信号が検出されると、前記待機クロック信号か
ら前記動作クロック信号へのスイッチングを開始する段
階と、からなることを特徴とするセルデータ損失を防止
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR08/652020 | 1996-05-21 | ||
| US08/652,020 US5903543A (en) | 1996-05-21 | 1996-05-21 | Apparatus and method of preventing cell data loss during clock switching |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117187A true JPH10117187A (ja) | 1998-05-06 |
Family
ID=24615200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13064297A Pending JPH10117187A (ja) | 1996-05-21 | 1997-05-21 | クロックスイッチング中のセルデータ損失防止のための装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5903543A (ja) |
| JP (1) | JPH10117187A (ja) |
| KR (1) | KR100212063B1 (ja) |
| CN (1) | CN1087540C (ja) |
| GB (1) | GB2313528B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004086643A1 (en) * | 2003-03-25 | 2004-10-07 | Utstarcom Korea Limited | Method for duplexing a clock board |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100237545B1 (ko) * | 1997-06-24 | 2000-01-15 | 김영환 | 시디엠에이 시스템의 이중화 시간/주파수 발생장치 |
| DE19832440A1 (de) * | 1998-07-18 | 2000-01-20 | Alcatel Sa | Synchronisationsverfahren, primärer Referenztaktgenerator und Netzelement für ein synchrones digitales Nachrichtenübertragungsnetz |
| JP3808647B2 (ja) * | 1998-12-09 | 2006-08-16 | 富士通株式会社 | セル交換モジュール、伝送装置及び伝送装置における現用・予備切り替え方法 |
| US7952401B2 (en) * | 2008-10-24 | 2011-05-31 | Freescale Semiconductor, Inc. | Standby control circuit and method |
| US10884969B2 (en) * | 2019-02-04 | 2021-01-05 | Intel Corporation | Elastic eye widening circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974333A (en) * | 1975-09-24 | 1976-08-10 | Bell Telephone Laboratories, Incorporated | Adaptive synchronization system |
| DE2737713C2 (de) * | 1977-08-22 | 1983-09-29 | Siemens AG, 1000 Berlin und 8000 München | Zeitmultiplex-Digital-Vermittlungsanlage, insbesondere PCM-Fernsprechvermittlungsanlage, mit doppelt vorgesehenen Koppelfeldeinrichtungen |
| US4282493A (en) * | 1979-07-02 | 1981-08-04 | Motorola, Inc. | Redundant clock signal generating circuitry |
| JPH0797328B2 (ja) * | 1988-10-25 | 1995-10-18 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | フオールト・トレラント同期システム |
| US5355090A (en) * | 1989-10-06 | 1994-10-11 | Rockwell International Corporation | Phase corrector for redundant clock systems and method |
| FR2669798B1 (fr) * | 1990-11-23 | 1994-09-16 | Lmt Radio Professionelle | Dispositif pour la transmission d'informations synchrones par un reseau asynchrone, notamment un reseau atm. |
| DE4416719C2 (de) * | 1994-05-11 | 1998-08-20 | Siemens Ag | Schaltungsanordnung zum störungsfreien Umleiten eines Nachrichtenzellenstromes auf einen Ersatzweg |
| CA2146801C (en) * | 1994-05-27 | 1999-11-02 | Barin Geoffry Haskell | Timing recovery for variable bit-rate video on asynchronous transfer mode (atm) networks |
| US5483185A (en) * | 1994-06-09 | 1996-01-09 | Intel Corporation | Method and apparatus for dynamically switching between asynchronous signals without generating glitches |
| US5479648A (en) * | 1994-08-30 | 1995-12-26 | Stratus Computer, Inc. | Method and apparatus for switching clock signals in a fault-tolerant computer system |
| DE19509484A1 (de) * | 1995-03-16 | 1996-09-19 | Deutsche Telekom Ag | Verfahren zur empfangsseitigen Taktrückgewinnung für Digitalsignale |
-
1996
- 1996-05-21 US US08/652,020 patent/US5903543A/en not_active Expired - Fee Related
-
1997
- 1997-05-17 KR KR1019970019187A patent/KR100212063B1/ko not_active IP Right Cessation
- 1997-05-21 GB GB9710501A patent/GB2313528B/en not_active Expired - Fee Related
- 1997-05-21 JP JP13064297A patent/JPH10117187A/ja active Pending
- 1997-05-21 CN CN97113252A patent/CN1087540C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004086643A1 (en) * | 2003-03-25 | 2004-10-07 | Utstarcom Korea Limited | Method for duplexing a clock board |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1170291A (zh) | 1998-01-14 |
| GB2313528B (en) | 1999-07-14 |
| US5903543A (en) | 1999-05-11 |
| GB9710501D0 (en) | 1997-07-16 |
| CN1087540C (zh) | 2002-07-10 |
| GB2313528A (en) | 1997-11-26 |
| KR100212063B1 (ko) | 1999-08-02 |
| KR970078196A (ko) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0817999B1 (en) | Clock control system and method | |
| US4973860A (en) | Circuit for synchronizing an asynchronous input signal to a high frequency clock | |
| US5479648A (en) | Method and apparatus for switching clock signals in a fault-tolerant computer system | |
| US5764710A (en) | Meta-stable-resistant front-end to a synchronizer with asynchronous clear and asynchronous second-stage clock selector | |
| US5915107A (en) | Cross clock domain clocking for a system using two clock frequencies where one frequency is fractional multiple of the other | |
| JP3524577B2 (ja) | 動的クロック切り換え回路 | |
| US20090150706A1 (en) | Wrapper circuit for globally asynchronous locally synchronous system and method for operating the same | |
| US5675615A (en) | Apparatus and method for switching asynchronous clock signals | |
| JPH07319578A (ja) | 位相制御クロック信号生成方法および装置 | |
| KR100230120B1 (ko) | 동기식 반도체 메모리 | |
| US5729550A (en) | Data transmitter-receiver | |
| US6163545A (en) | System and method for data transfer across multiple clock domains | |
| US6782064B1 (en) | Circuit, architecture and method for asynchronous clock domain switching | |
| JPH10222243A (ja) | データ転送の間にサブシステム・クロックに一時的に同期される自由走行クロックを有するプロセッサを含むシステム | |
| JP2008061169A (ja) | 電子回路 | |
| JPH10117187A (ja) | クロックスイッチング中のセルデータ損失防止のための装置及び方法 | |
| US4823365A (en) | Synchronization method and elastic buffer circuit | |
| US6664859B1 (en) | State machine based phase-lock-loop for USB clock recovery | |
| JP2004032217A (ja) | パラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システム | |
| US7096375B2 (en) | Data transfer circuit between different clock regions | |
| JPH10228774A (ja) | 待機状態での電流消耗を減少させたメモリ素子の入力バッファ | |
| KR100328757B1 (ko) | 전송시스템의 클럭신호 전환에 의한 오류방지 장치 | |
| US5703507A (en) | Device for switching among clock signals allocated to a plurality of users | |
| JP3485449B2 (ja) | クロック分周切替回路 | |
| JPH08329000A (ja) | 情報処理装置 |