JP3246443B2 - 同期式バッファ回路及びこれを用いたデータ伝送回路 - Google Patents
同期式バッファ回路及びこれを用いたデータ伝送回路Info
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Description
路及びこれを用いたデータ伝送回路に関し、特に終端抵
抗にて終端される伝送路から又は伝送路へのデータの授
受に使用する同期式の双方向バッファ回路及びこれらを
用いたデータ伝送回路に関する。
法として、低振幅のレベルを用いる事が多い。低振幅に
すれば、信号の反射を小さくすることができる為、高速
伝送が可能となる。低振幅レベルによるデータ伝送回路
の例として、従来、図6に示すデータ伝送回路60が知
られている。
62に接続された双方向バッファ回路80、82及び8
4を有し、また伝送路62の両終端は、終端抵抗64を
介して終端電圧66に接続されている。
び84は、Nチャンネルオープンドレインバッファ70
及び入力バッファ回路72を備えている。Nチャンネル
オープンドレインバッファ70のゲートにはラッチ回路
68からの出力信号が供給されており、このラッチ回路
68の出力信号がハイレベルとなると、Nチャンネルオ
ープンドレインバッファ70により伝送路62が接地さ
れ、これによりローレベルの信号が伝送路62を介して
伝送される。尚、これら双方向バッファ回路80、82
及び84はそれぞれラッチ回路68を備えているが、図
6では簡単のため、双方向バッファ回路80にのみラッ
チ回路を示してある。
方向バッファ回路80、82及び84に備えられた入力
バッファ回路72により内部回路へ供給される。
0では、Nチャンネルオープンドレインバッファ70を
用いる事により、ハイレベルの出力電圧は、終端電圧6
6で設定され、ローレベルの出力電圧は終端抵抗64と
Nチャンネルオープンドレインバッファ70の駆動能力
で設定される為、容易に低振幅のレベルを作る事ができ
る。また、Nチャンネルオープンドレインバッファ70
のオフ時、すなわち伝送路70上の信号がハイレベルの
時には各双方向バッファ回路の入力端はHz(ハイイン
ピーダンス)レベルとなる為、出力トランジスタにPチ
ャンネル及びNチャンネルのトランジスタを使うタイプ
のように、データ受信時に予め出力をHzに設定する必
要がないため、使い勝手がよいという利点もある。
路では、伝送路の終端部にてデータの反射が起こるた
め、かかる反射を十分に吸収することが重要となる。
ベルがハイレベルからローレベルに変化する時は、Nチ
ャンネルオープンドレインバッファ70が伝送路62を
ローレベルに駆動する為、このトランジスタの出力イン
ピーダンスによって、ある程度反射波を吸収する事がで
きる。
レベルに変化する時には、Nチャンネルオープンドレイ
ンバッファ70はオフし、出力Hzになる為、反射波を
吸収しきれず、出力波形にひずみが生じてしまう。この
とき、伝送路62に接続されている終端抵抗64にて反
射を完全に吸収できれば問題は起きないが、終端抵抗だ
けで反射を完全に吸収することは現実には非常に困難で
ある。
る為に出力レベルがローレベルからハイレベルに変化す
る時間を故意に遅らせ、出力波形にスルーレートをかけ
ることによって反射波を吸収する等の工夫がなされてい
たが、このような方法ではデータ伝送速度の低下は避け
られない。
分に吸収することにより高速にデータ電送が可能な同期
式バッファ回路及びこれを用いたデータ伝送回路を提供
することである。
ファ回路は、出力すべき信号をクロック信号に同期して
出力端子に出力する同期式バッファ回路であって、前記
クロック信号の立ち上がりエッジ及び立ち下がりエッジ
の一方に応答して前記出力すべき信号を取り込む第1の
ラッチ回路と、前記クロック信号の立ち上がりエッジ及
び立ち下がりエッジの他方に応答して前記出力すべき信
号を取り込む第2のラッチ回路と、前記第1のラッチ回
路に取り込まれた前記出力すべき信号が第1の論理レベ
ルであることに応答して前記出力端子を前記第1の論理
レベルに駆動する手段と、前記第1のラッチ回路に取り
込まれた前記出力すべき信号が第2の論理レベルであり
且つ前記第2のラッチ回路に取り込まれた前記出力すべ
き信号が前記第1の論理レベルであることに応答して前
記出力端子を前記第2の論理レベルに駆動する手段とを
備える。
は、出力すべき信号をクロック信号の一方のエッジに同
期して出力端子に出力する同期式バッファ回路であっ
て、前記クロック信号の前記一方のエッジに応答して前
記出力すべき信号をラッチするラッチ回路を備え、前記
ラッチ回路が前記クロック信号の前記一方のエッジに同
期して第1の論理レベルをラッチした場合には、少なく
とも前記クロック信号の前記一方のエッジが次に到来す
るまで前記出力端子をハイレベル及びローレベルの一方
に駆動し、前記ラッチ回路が前記クロック信号の前記一
方のエッジに同期して前記第1の論理レベルとは異なる
第2の論理レベルをラッチした場合には、少なくとも前
記クロック信号の前記一方のエッジとは異なる他方のエ
ッジが到来するまで前記出力端子をハイレベル及びロー
レベルの他方に駆動し、その後前記クロック信号の前記
一方のエッジが到来するまでは前記出力端子をハイレベ
ルにもローレベルにも駆動することなく出力ハイインピ
ーダンス状態とすることを特徴とする。
端が終端抵抗を介して終端電圧に接続された伝送路と、
前記伝送路と電気的に接続された複数の同期式バッファ
回路とを含むデータ伝送回路であって、前記複数の同期
式バッファ回路のそれぞれは、前記終端電圧と実質的に
同じ電圧をクロック信号に同期して前記伝送路に供給す
る第1の手段及び前記終端電圧と実質的に異なる電圧を
前記クロック信号に同期して前記伝送路に供給する第2
の手段を備え、前記クロック信号に同期した所定期間に
おいて他の同期式バッファ回路に対し一方の論理レベル
の信号を伝送する場合には、前記所定期間に亘って前記
第2の手段により前記終端電圧と実質的に異なる電圧を
前記伝送路に供給し、前記所定期間において他の同期式
バッファ回路に対し他方の論理レベルの信号を伝送する
場合には、前記所定期間の一部期間のみ前記第1の手段
により前記終端電圧と実質的に同じ電圧を前記伝送路に
供給することを特徴とする。
バッファ回路及びこれを用いたデータ伝送回路について
説明する。
路10を示す図であり、かかるデータ伝送回路10は、
伝送路12、伝送路12に接続された同期式双方向バッ
ファ回路2、4及び6、伝送路12の両終端に接続され
た終端抵抗14並びに終端電圧16からなる。本実施の
形態では、伝送路12上に接続される同期式双方向バッ
ファ回路を3つ示しているが、本発明によるデータ伝送
回路は3つの同期式双方向バッファ回路を備えるものに
限定されず、接続される同期式双方向バッファ回路の個
数は制限されない。
においては、かかるデータ伝送回路10のうち伝送路1
2はプリント基板上に形成されるものとし、当該プリン
ト基板上に載置される各半導体装置の入出力端子を相互
に接続するものであるとする。すなわち、同期式双方向
バッファ回路2、4及び6は、それぞれ異なる半導体装
置内に形成された入出力バッファ回路であってそれぞれ
当該半導体装置の内部回路とともに半導体チップ上に集
積されており、これら同期式双方向バッファ回路2、4
及び6がプリント基板上の伝送路12によって相互に接
続されているのである。
び6を備える半導体チップの種類は特に限定されない
が、例えば、同期式双方向バッファ回路2は、DRAM
等の半導体記憶装置内の入出力バッファであり、同期式
双方向バッファ回路4は、マイクロプロセッサ等の信号
処理装置内の入出力バッファであり、同期式双方向バッ
ファ回路6は、グラフィックコントローラ等の画像処理
装置内の入出力バッファである。
は、それぞれ入出力節点I/Oを有し、当該入出力節点
I/Oにて伝送路12と電気的に接続されている。ま
た、各同期式双方向バッファ回路2、4及び6は出力バ
ッファ回路18及び入力バッファ回路20を有してお
り、出力バッファ回路18の出力及び入力バッファ回路
20の入力は、いずれも入出力節点I/Oに接続されて
いる。
り、2つのラッチ回路22及び24、ナンドゲート2
6、PチャンネルMOSトランジスタ28並びにNチャ
ンネルMOSトランジスタ30より構成され、クロック
信号CLKに同期して出力データO−DATAを入出力
節点I/Oに出力する。尚、同期式双方向バッファ回路
4及び6が備える出力バッファ回路18も、同期式双方
向バッファ回路2のそれと同様の構成であるが、簡単の
ため、図では詳細を省略している。尚、PチャンネルM
OSトランジスタ28のソース電圧は、終端電圧16の
電圧と実質的に同じ電圧であるものとする。したがっ
て、NチャンネルMOSトランジスタ30のソース電圧
は、終端電圧16の電圧と実質的に異なる電圧であると
いうことになる。
点I/O上の信号をI−DATAとして内部回路へ供給
するものであるが、本発明においては入力バッファ回路
20の具体的構成は特に限定されない。
の動作につき、出力バッファ回路18の動作を中心に図
2及び図3をも参照しながら説明する。
24にはクロック信号CLKが共通に供給されている
が、ラッチ回路22はクロック信号CLKの立ち上がり
エッジに応答して出力データO−DATAを取り込み、
逆にラッチ回路24はクロック信号CLKの立ち下がり
エッジに応答してラッチ回路22の出力を取り込む。こ
のため、入出力節点I/O上に現れるデータは図2に示
すとおりとなる。
時及び立ち下がり時において、出力データO−DATA
がローレベル(0)である場合とハイレベル(1)であ
る場合とで、それぞれ入出力節点I/Oに現れる信号が
どのようなレベルとなるかを示している。図2に示す4
状態につきそれぞれ説明すると、まず、クロック信号C
LKの立ち上がり時において出力データO−DATAが
ローレベル(0)であれば、ラッチ回路22は当該ロー
レベル(0)をラッチするため信号d1はハイレベル
(1)となり、その結果NチャンネルMOSトランジス
タ30が導通する。この時、信号a1はローレベル
(0)であるため、ナンドゲート26の出力信号c1は
ハイレベル(1)であり、PチャンネルMOSトランジ
スタ28は非導通状態である。このため、入出力節点I
/Oはローレベル(0)に駆動される。
ル(0)のままクロック信号CLKが立ち下がると、ラ
ッチ回路24は当該ローレベル(0)をラッチし、信号
b1はハイレベル(1)となる。しかしながら、この場
合、信号a1はローレベル(0)であるため、ナンドゲ
ート26の出力信号c1はハイレベル(1)を保持す
る。したがって、入出力節点I/Oは依然としてローレ
ベル(0)に駆動され、このため入出力節点I/O上の
データは変化しない(Hold)。
において出力データO−DATAがハイレベル(1)と
なれば、ラッチ回路22は当該ハイレベル(1)をラッ
チするため信号d1はローレベル(0)に変化し、その
結果NチャンネルMOSトランジスタ30は非導通状態
となる。この時、信号a1はハイレベル(1)となり、
信号b1もハイレベル(1)となっているので、ナンド
ゲート26の出力信号c1はローレベル(0)となり、
PチャンネルMOSトランジスタ28は導通する。この
ため、入出力節点I/Oはハイレベル(1)に駆動され
る。
ベル(1)のままクロック信号CLKが立ち下がると、
ラッチ回路24は当該ハイレベル(1)をラッチし、信
号b1はローレベル(0)となる。このため、ナンドゲ
ート26の出力信号c1はハイレベル(1)となり、こ
の結果、PチャンネルMOSトランジスタ28もNチャ
ンネルMOSトランジスタ30もともに非導通状態とな
る。したがって、入出力節点I/Oは出力ハイインピー
ダンス(Hz)状態となり、入出力節点I/O上のデー
タはハイレベル(1)に保持される(Hz(1))。
で示すのが図3である。図3を参照すれば分かるとお
り、出力データO−DATAの変化は、クロック信号C
LKの立ち上がりエッジに応答して入出力節点I/Oに
伝達されているが、当該入出力節点I/Oをローレベル
(0)とすべき期間は常時ローレベル(0)に駆動され
る一方、入出力節点I/Oをハイレベル(1)とすべき
期間は常時ハイレベル(1)に駆動されるのではなく、
クロック信号CLKの半周期分だけハイレベル(1)に
駆動され、その後は出力バッファ回路18による駆動が
全くなされていない。尚、図3において破線で示されて
いる部分は出力ハイインピーダンス状態であること、す
なわちPチャンネルMOSトランジスタ28もNチャン
ネルMOSトランジスタ30も非導通状態であることを
示している。
(0)をラッチしているときにはNチャンネルMOSト
ランジスタ30はオンし伝送路12はローレベルに駆動
される一方、ラッチ回路22がハイレベル(1)をラッ
チしているときは、ラッチ回路24がローレベル(0)
をラッチしている期間のみPチャンネルMOSトランジ
スタ28はオンし伝送路12はハイレベルに駆動される
のである。
これがローレベル(0)である場合はNチャンネルMO
Sトランジスタ30の出力インピーダンスにより吸収さ
れ、これがハイレベル(1)である場合は、反射が発生
する時期、すなわち信号の変化の初期段階においてPチ
ャンネルMOSトランジスタ28の出力インピーダンス
によって吸収されるので、かかる反射の影響を効果的に
低減することができる。しかも、反射が吸収された後、
すなわち伝送路12上のデータがローレベル(0)から
ハイレベル(1)に変化した後クロック信号CLKの半
周期が経過した後は、出力バッファ回路18は出力ハイ
インピーダンス状態となることから、伝送路12上のハ
イレベル電位は終端抵抗14及び終端電圧16によって
決まるため、高速動作に有利な低振幅が担保され、また
出力バッファ回路18が出力ハイインピーダンスとなる
ことで、入力バッファ回路20による入力動作が直ちに
可能となる。
送回路10は、上記出力バッファ回路18を採用したこ
とにより、反射による影響を低減しつつ、低振幅による
高速伝送が実現できる。
バッファ回路18は、図4に示す出力バッファ回路50
であっても良い。図4に示すように、出力バッファ回路
50の基本的な構成は図1に示す出力バッファ回路18
と同様であるが、ラッチ回路34の出力とナンドゲート
36の入力との間に遅延回路42が挿入されている点が
出力バッファ回路18と異なる。つまり、出力バッファ
回路50では、遅延回路42によりラッチ回路34の出
力を遅れてナンドゲート36に伝達させることにより、
PチャンネルMOSトランジスタ38が導通している期
間を伸長させ、出力バッファ回路18に比べて長時間入
出力節点I/Oをハイレベル(1)に駆動している。こ
の様子は、タイミングチャートである図5に示されてい
る。尚、図5においても、破線で示されている部分は出
力ハイインピーダンス状態であること、すなわちPチャ
ンネルMOSトランジスタ38もNチャンネルMOSト
ランジスタ40も非導通状態であることを示している。
レベル(0)からハイレベル(1)に変化する際に生じ
る反射を吸収するのに、出力バッファ回路18のように
PチャンネルMOSトランジスタ28をクロック信号C
LKの半周期分駆動するだけでは不足である場合であっ
ても、出力バッファ回路50によればクロック信号CL
Kの半周期プラス遅延回路42の遅延時間に亘ってPチ
ャンネルMOSトランジスタ38を駆動していることか
らかかる反射を十分に吸収することができる。
号SELは、遅延回路42の遅延量を調節するための信
号である。かかる制御信号SELを用いることにより、
入出力節点I/Oをローレベル(0)からハイレベル
(1)に変化させる際に駆動すべきPチャンネルMOS
トランジスタ38の駆動時間を最適化することができ
る。但し、予め最適な駆動時間が明らかである場合は、
遅延量が可変な遅延回路42を用いる必要はなく、単一
の遅延量をもつ遅延回路を使用すれば十分である。この
場合、制御信号SELが不要であることはいうまでもな
い。
伝送路上のデータがローレベル(0)からハイレベル
(1)に変化する際、所定期間だけ伝送路をハイレベル
(1)に駆動する手段を備えることにより、反射による
影響を低減しつつ、低振幅による高速伝送が実現でき
る。
路18を用いたデータ伝送回路10を示す図である。
ための真理値表である。
タイミングチャートである。
回路50を示す図である。
タイミングチャートである。
Claims (3)
- 【請求項1】 出力すべき信号をクロック信号に同期し
て出力端子に出力する同期式バッファ回路であって、前
記クロック信号の立ち上がりエッジ及び立ち下がりエッ
ジの一方に応答して前記出力すべき信号を取り込む第1
のラッチ回路と、前記クロック信号の立ち上がりエッジ
および立ち下がりエッジの他方に応答して前記第1のラ
ッチ回路の出力信号を取り込む第2のラッチ回路と、前
記第1のラッチ回路に取り込まれた前記出力すべき信号
が第1の論理レベルであることに応答して前記出力端子
を前記第1の論理レベルに駆動する手段と、前記第1の
ラッチ回路に取り込まれた前記出力すべき信号が第2の
論理レベルであり且つ前記第2のラッチ回路に取り込ま
れた前記第1のラッチ回路の出力信号が前記第1の論理
レベルであることに応答して前記出力端子を前記第2の
論理レベルに駆動する手段とを備える同期式バッファ回
路。 - 【請求項2】 出力すべき信号をクロック信号の一方の
エッジに同期して出力端子に出力する同期式バッファ回
路であって、前記クロック信号の前記一方のエッジに応
答して前記出力すべき信号をラッチするラッチ回路を備
え、前記ラッチ回路が前記クロック信号の前記一方のエ
ッジに同期して第1の論理レベルをラッチした場合に
は、少なくとも前記クロック信号の前記一方のエッジが
次に到来するまで前記出力端子をハイレベル及びローレ
ベルの一方に駆動し、前記ラッチ回路が前記クロック信
号の前記一方のエッジに同期して前記第1の論理レベル
とは異なる第2の論理レベルをラッチした場合には、少
なくとも前記クロック信号の前記一方のエッジとは異な
る他方のエッジが到来するまで前記出力端子をハイレベ
ル及びローレベルの他方に駆動し、その後前記ラッチ回
路が前記一方のエッジに同期して前記第1の論理レベル
をラッチするまでは前記出力端子をハイレベルにもロー
レベルにも駆動することなく出力ハイインピーダンス状
態とすることを特徴とする同期式バッファ回路。 - 【請求項3】 両端が終端抵抗を介して終端電圧に接続
された伝送路と、前記伝送路と電気的に接続された複数
の同期式バッファとを含むデータ伝送回路であって、前
記複数の同期式バッファのそれぞれは、前記終端電圧と
実質的に同じ電圧をクロック信号に同期して前記伝送路
に供給する第1の手段及び前記終端電圧と実質的に異な
る電圧を前記クロック信号に同期して前記伝送路似供給
する第2の手段を備え、前記クロック信号に同期した所
定期間において他の同期式バッファ回路に対し一方の論
理レベルの信号を伝送する場合には、前記所定期間に亘
って前記第2の手段により前記終端電圧と実質的に異な
る電圧を前記伝送路に供給し、前記所定期間において他
の同期式バッファ回路に対し他方の論理レベルの信号を
伝送する場合には、前記所定期間の一部期間のみ前記第
1の手段により前記終端電圧と実質的に同じ電圧を前記
伝送路に供給することを特徴とするデータ伝送回路。
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