KR100564868B1 - 데이터 송신 장치, 데이터 전송 시스템 및 방법 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

3상태 송신 회로를 고 임피던스 상태로부터 데이터 출력 상태로 천이시키고, 프리앰블(더미 데이터)을 버스에 송신시킨 후에, 본래의 데이터를 버스에 순차적으로 송신한다. 고 임피던스 상태로부터 데이터 출력 상태로 천이한 후의 최초의 데이터에 대하여 생기는 파형의 단기화(shortening)는 프리앰블에 대한 것으로 되어, 프리앰블 후의 본래의 데이터에는 발생되지 않는다. 파형의 단기화에 의해 데이터 전송 고속화의 제한을 배제한다.
데이터 전송, 모듈, 버스 시스템, 임피던스, 프리앰블, 3상태 송신 회로

Description

데이터 송신 장치, 데이터 전송 시스템 및 방법{DATA TRANSMISSION DEVICE, DATA TRANSFER SYSTEM AND METHOD}
본 발명은 데이터 전송 기술에 관한 것으로, 특히 버스 시스템에서의 데이터 전송 효율을 향상시키는 기술에 관한 것이다.
복수의 모듈 사이에서 데이터를 전송하는 기술로서는, 컴퓨터 시스템 내의 데이터 전송 등에 이용되고 있는 버스 시스템이 알려져 있다. 버스 시스템에서는, 복수의 모듈을 공통의 버스로 접속하고, 해당 버스를 데이터 전송로로서 각 모듈 사이에서 시분할로 이용하여 데이터의 전송을 행한다. 여기서, 이러한 버스는, 통상적으로 어드레스 신호용 배선, 데이터 신호용 배선, 제어 신호용 배선 및 클럭 신호용 배선으로 구성된다.
그런데, 버스 시스템에서, 버스 및 모듈의 접속 형태로서는, 각 모듈을 직접 또는 저항을 통하여 버스에 접속하는 형태나, 각 모듈을 크로스토크를 이용하여 비접촉으로 버스에 접속하는 형태 등이 알려져 있다. 저항을 통하여 버스에 접속하는 형태에 대해서는, SSTL(Stub Series Terminated Logic, EIAJ ED-5512 (http://www.jeita.or.jp))에, 또한, 크로스토크를 이용하여 비접촉으로 버스에 접속하는 형태에 대해서는, 특개2000-132290호 공보에 기재되어 있다.
여기서, 도 14는, 각 모듈을 직접 버스에 접속하는 형태를 갖는 버스 시스템의 전형적인 구성을 도시한다.
도 14에서 참조 부호(811, 812)는 모듈로서, 데이터 버스인 버스 배선(800)에 각각 접속되어 있다. 또한, 모듈(811, 812)은, 각각, 출력 단자가 버스 배선(800)에 접속된 3상태 송신 회로(또는 3상태 버퍼)(821, 832)와, 입력 단자가 버스 배선(800)에 접속된 수신 회로(831, 822)를 구비하고 있다.
3상태 송신 회로(821, 832)는, 출력을 고 임피던스 상태 및 데이터 출력 상태(또는 레벨 확정 상태) 중 어느 한쪽으로 제어할 수 있다. 또, 데이터 출력 상태에서, 3상태 송신 회로(821, 832)의 출력은, 전송하는 데이터값에 따라서, "L" 레벨을 출력하고 있는 상태 및 "H" 레벨을 출력하고 있는 상태 중 어느 한쪽으로 된다.
이러한 구성에서, 예를 들면 모듈(811)로부터 모듈(812)로 데이터를 전송하는 경우, 먼저, 버스 배선(800)에 접속되어 있는 모든 모듈의 송신 회로를 고 임피던스 상태로 한다. 그리고, 모듈(811) 내의 3상태 송신 회로(821)만을 데이터 출력 상태로 하여, 데이터를 버스 배선(800) 상으로 출력한다. 그리고, 버스 배선(800)으로 출력된 데이터는, 모듈(812) 내의 수신 회로(822)에서 수신되고, 해당 모듈(812)의 내부로 보내진다.
다음에, 도 15는, 각 모듈을 크로스토크를 이용하여 비접촉으로 버스에 접속하는 형태를 갖는 버스 시스템의 전형적인 구성을 도시한다.
도 15에서, 참조 부호(1011, 1012)는 모듈로서, 모듈(1011)은 데이터 버스인 버스 배선(1000)에 직접 접속하고, 모듈(1012)은, 방향성 결합기(1001)를 통하여 버스 배선(1000)과 비접촉으로 접속하고 있다. 또, 도 15에서의 참조 부호(1002)는, 방향성 결합기(1001)와 모듈(1012)을 접속하는 스터브 배선이다. 본 명세서에서는, 버스 배선(1000)과 결합기(1001)와 스터브 배선(1002)을 포함하는 구성을 비접촉 버스라 한다.
모듈(1011, 1012)은, 각각, 3상태 송신 회로(1021, 1032)와, 히스테리시스 특성을 갖는 수신 회로(1031, 1022)를 구비하고 있다.
여기서, 모듈(1011)에 대하여, 3상태 송신 회로(1021)의 출력 단자와 히스테리시스 특성을 갖는 수신 회로(1031)의 입력 단자는, 버스 배선(1000)에 접속되어 있다. 또한, 모듈(1012)에 대하여, 송신 회로(1032)의 출력 단자와 히스테리시스 특성을 갖는 수신 회로(1022)의 입력 단자는, 스터브 배선(1002)에 접속되어 있다.
이러한 구성에서, 예를 들면 모듈(1011)로부터 모듈(1012)로 데이터를 전송하는 경우, 먼저, 버스 배선(1000)에 접속되어 있는 모든 모듈의 송신 회로를 고 임피던스 상태로 한다. 그리고, 모듈(1011) 내의 3상태 송신 회로(1021)만을 데이터 출력 상태로 하여, 데이터를 버스 배선(1000) 상에 출력한다. 버스 배선(1000)에 출력된 데이터는, 방향성 결합기(1001)에 의해 크로스토크에 의한 미분 펄스로 된다. 이 미분 펄스는, 스터브 배선(1002)을 통하여 모듈(1012) 내의 히스테리시스 특성을 갖는 수신 회로(1022)에서 수신된다. 그리고, 수신 회로(1022)가 갖는 히스테리시스 특성에 의해, 이 미분 신호는, 송신 회로(1021)의 출력 신호와 동일한 신호로 복호되고, 해당 모듈(1012)의 내부로 보내진다.
그런데, 상술한 버스 시스템에서는, 데이터 전송 사이클(버스 주기)의 고속화가 어렵다는 문제가 있다.
먼저, 도 14에 도시한 버스 시스템(각 모듈을 직접 버스에 접속하는 형태를 갖는 버스 시스템)에서, 모듈(811)로부터 모듈(812)로 4개의 데이터를 연속하여 전송하는 경우의 타이밍차트를, 도 16에 도시한다.
이 경우, 도 16의 (a)에 도시한 바와 같이, 버스 배선(800) 상에서, 데이터를 출력하고 있지 않은 상태인 고 임피던스 상태로부터 최초의 데이터의 확정까지의 천이 시간 tr1은, 2번째 이후의 각 데이터에 대하여, 직전의 데이터 출력 종료로부터 해당 데이터의 확정까지의 천이 시간 tr2보다 길어진다. 이것은, 모듈(811)의 3상태 송신 회로(821)에서, 고 임피던스 상태로부터 데이터 출력 상태로 천이할 때의 파형이, "L" 레벨 출력 상태로부터 "H" 레벨 출력 상태로 천이할 때나 "H" 레벨 출력 상태로부터 "L" 레벨 출력 상태로 천이할 때의 파형보다도 둔해지기 때문이다.
또한, 도 16의 (b)에 도시한 바와 같이, 모듈(812)의 수신 회로(822)가 데이터의 전환을 수신하고 나서, 해당 수신 회로(822)의 출력 데이터가 확정되기까지의 지연 시간도, 최초의 데이터에 대한 지연 시간 td1의 쪽이, 2번째 이후의 데이터에 대한 지연 시간 td2보다 길어진다. 이것은, tr1 및 tr2의 차에 의하는 것 외에, 도 17에 도시한 바와 같은, 수신 회로(822)의 입력 신호의 파형 천이 시간이 길어짐에 따라, 상기 지연 시간도 길어지는 특성에 의한 것이다.
이와 같이, 각 모듈을 직접 버스에 접속하는 형태를 갖는 버스 시스템에서 는, 모듈의 수신 회로가 해당 모듈 내부로 출력하는 1번째의 데이터의 펄스 폭 tw1이, 2번째 이후의 데이터의 펄스 폭 tw2보다 짧아지게 된다. 이것이 보틀네크(Bottle-Neck)로 되어, 데이터 전송 사이클(버스 주기)의 고속화를 방해하고 있다.
다음에, 도 15에 도시한 버스 시스템(각 모듈을 크로스토크를 이용하여 비접촉으로 버스에 접속하는 형태를 갖는 버스 시스템)에서, 모듈(1011)로부터 모듈(1012)로 4개의 데이터를 연속하여 전송하는 경우의 타이밍차트를, 도 18에 도시한다.
이 경우, 도 18의 (b)에 도시한 바와 같이, 모듈(1012)의 히스테리시스 특성을 갖는 수신 회로(1022)에서 수신하는, 최초의 데이터에 대한 미분 펄스(1101)는, 2번째 이후의 데이터에 대한 미분 펄스(1102)의 약 절반으로 되어 있다.
이것은, 2번째 이후의 데이터에 대해서는, "L" 레벨로부터 "H" 레벨 혹은 "H" 레벨로부터 "L" 레벨로의 비교적 큰 변화에 따라서 미분 펄스가 생기는 데 대하여, 최초의 데이터에 대해서는, "H" 레벨과 "L" 레벨과의 중간 레벨로부터 "H" 레벨 혹은 "L" 레벨로의 비교적 작은 변화에 따라서 미분 펄스가 생기기 때문이다. 또, 최초의 데이터 이전, 즉, 어떠한 모듈도 데이터를 출력하고 있지 않은 상태에서, 버스 배선(1000)의 레벨은, 통상적으로, 종단 저항에 의해 "H" 레벨과 "L"레벨과의 중간 레벨로 되어 있다.
이와 같이, 각 모듈을 크로스토크를 이용하여 비접촉으로 버스에 접속하는 형태를 갖는 버스 시스템에서는, 최초의 데이터에 대한 미분 펄스가, 2번째 이후의 데이터에 대한 미분 펄스보다 작아지게 된다. 또, 최초의 데이터에 대한 미분 펄스를 적정하게 수신할 수 있도록 하기 위해서, 히스테리시스 특성을 갖는 수신 회로의 감도를 높게 하면, 데이터 전송 사이클(버스 주기)을 고속화한 경우에 생기는 노이즈에 대한 노이즈 마진을 충분히 취할 수 없게 된다.
이것이 보틀네크로 되어, 데이터 전송 사이클(버스 주기)의 고속화를 방해하고 있다.
〈발명의 개시〉
본 발명은 상기 사정을 감안하여 이루어진 것으로, 본 발명의 목적은, 보다 효율적인 데이터 전송을 실현하는 것에 있다.
상기 과제의 해결을 위해, 본 발명은, 출력 상태를 고 임피던스 상태 및 데이터 출력 상태 중 어느 한쪽으로 선택적으로 전환 가능한 송신 수단을 이용하여, 복수의 데이터를 순차적으로 송신한다. 그리고, 상기 송신 수단의 출력을 제어하는 출력 제어 수단을 설치하고, 해당 출력 제어 수단이, 상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후, 소정 시간을 경과하고 나서, 상기 송신 수단에 상기 복수의 데이터를 순차적으로 입력한다. 이에 따라, 상기 송신 수단으로부터 상기 복수의 데이터를 순차적으로 송신시키도록, 상기 출력 제어 수단이, 상기 송신 수단을 제어시킨다.
여기서, 데이터란, 전송의 대상이 되는 정보를 가리키며, 예를 들면, 전자 계산기에서의 커맨드나 어드레스이어도 된다.
본 발명에 따르면, 버스의 상태가, 고 임피던스 상태로부터 데이터 출력 상 태로 천이한 후, 소정 기간을 경과할 때까지는, 최초의 데이터는 송신되지 않는다. 그 동안을 예를 들면 "H" 레벨 혹은 "L"레벨 중 어느 한쪽의 레벨을 갖는 더미 데이터(프리앰블)를 송신시킨다. 이와 같이 하면, 그 후에 송신되는 최초의 데이터에 대하여, 파형이 짧아지거나, 혹은, 해당 데이터에 대한 미분 펄스가 작아지는 것을 방지할 수 있다. 따라서, 데이터 전송 속도의 고속화에 대한 이들의 제한을 배제할 수 있다.
도 1은 본 발명의 제1 실시예가 적용된 버스 시스템의 개략 구성을 도시한 도면.
도 2는 도 1에 도시한 송수신부(21)의 개략 구성을 도시한 도면.
도 3은 도 2에 도시한 송수신부(21)에서 송수신되는 신호의 타이밍을 도시한도면.
도 4는 본 발명의 제2 실시예에 이용하는 송수신부(21)의 개략 구성을 도시한 도면.
도 5는 도 4에 도시한 송수신부(21)에서 송수신되는 신호의 타이밍을 도시한 도면.
도 6은 본 발명의 제3 실시예에 이용하는 송수신부(21)의 개략 구성을 도시한 도면.
도 7은 도 6에 도시한 송수신부(21)에서 송수신되는 신호의 타이밍을 도시한 도면.
도 8은 본 발명의 제4 실시예가 적용된 버스 시스템의 개략 구성을 도시한 도면.
도 9는 본 발명의 제4 실시예에 이용하는 송수신부(21)의 개략 구성을 도시한 도면.
도 10은 도 9에 도시한 송수신부(21)에서 송수신되는 신호의 타이밍을 도시한 도면.
도 11은 본 발명의 제4 실시예에 이용하는 히스테리시스 특성을 갖는 수신 회로(310)의 개략 구성을 도시한 도면.
도 12는 본 발명의 각 실시예를 적용 가능한 전자 계산기의 구성도.
도 13은 도 12에 도시한 전자 계산기를 구성하는 각 부의 배치를 설명하기 위한 도면.
도 14는 전형적인 버스 시스템의 구성을 도시한 도면.
도 15는 전형적인 비접촉식의 버스 시스템의 구성을 도시한 도면.
도 16은 도 14에 도시한 버스 시스템에서 송수신되는 신호의 타이밍을 도시한 도면.
도 17은 도 14에 도시한 수신 회로의 지연 특성을 도시한 도면.
도 18은 도 15에 도시한 종래의 버스 시스템에서 송수신되는 신호의 타이밍을 도시한 도면.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명의 각 실시예를 버스 시스템에의 적용을 예로 들어 설명한다.
도 1은 본 발명의 제1 실시예가 적용된 버스 시스템의 개략 구성을 도시한다.
도시한 바와 같이, 본 실시예의 버스 시스템에서, 각 모듈(2)은, 버스(1)에 접속되어 있으며, 이 버스(1)를 통하여 서로 데이터 전송을 행한다. 여기서, 각 모듈(2)은, LSI나 메모리 칩 등의 반도체 집적 회로이어도 된다. 버스(1)는, 데이터 버스나 커맨드 버스를 포함한다. 각 모듈(2)은, 해당 모듈(2)의 주된 기능을 수행하는 주 기능부(20)와, 주 기능부(20) 및 버스(1) 사이의 데이터의 입출력을 중개하는 송수신부(21)를 갖는다.
도 2는 송수신부(21)의 개략 구성을 도시한다.
도시한 바와 같이, 송수신부(21)는, 입출력 제어부(40)와, 송신부(10)와, 수신부(30)를 갖는다. 송신부(10)는, 3상태 송신 회로(101, 109)와, 지연 회로(103, 108)와, 마스크 회로(게이트)(102)를 갖는다. 또한, 수신부(30)는, 수신 회로(301, 302)를 갖는다. 또, 여기서는, 설명의 명료화를 위해, 데이터 버스(1108)를 1비트 폭으로서 나타내고 있지만, 데이터 버스(1108)는 병렬 복수 비트이어도 물론 된다.
이하, 임의의 모듈(2)로부터 다른 모듈(2)로, 라이트 커맨드와 해당 라이트 커맨드에 의해 기입하는 데이터를 전송하는 경우를 예로 들어, 송수신부(21)의 동작을 설명한다. 이 경우에 송수신부(21)에서 송수신되는 신호의 타이밍차트를, 도 3에 도시한다.
먼저, 송신측의 모듈(2)에서의 송수신부(21)의 동작에 대하여 설명한다. 도 3에 도시한 바와 같이, 주 기능부(20)로부터 버스(1)에의 데이터 송신의 요구가 발생하면, 입출력 제어부(40)는, 먼저, 커맨드 출력 제어 신호(1110)의 어서트(도 3의 (a))와 커맨드(1111)의 출력(도 3의 (b))을 행하는 사이클을 실행한다. 그 후, 데이터(1107)를 출력하는 사이클을, 복수 사이클 연속하여 실행한다(도 3의 (e)). 또한, 출력 제어 신호(1105)를, 데이터(1107)를 출력하는 사이클 중 및, 최후의 데이터(1107)가 출력된 사이클의 직후의 1 사이클에서, "H" 레벨로 한다(도 3의 (c)).
송신부(20)는, 커맨드(1111)가 출력되는 사이클에서, 커맨드 출력 제어 신호(1110)가 "H" 레벨로 어서트되면, 3상태 송신 회로(109)가 출력 상태로 되고, 커맨드(1111)가 버스(1)의 커맨드 버스(1112)에 출력된다.
커맨드(1111)가 출력되는 사이클의 다음의 사이클 이후에서, 버스 출력 제어 신호(1105)가 "H" 레벨로 어서트되고, 3상태 송신 회로(101)가 출력 상태로 된다(도 3의 (c)). 이 때, 마스크 회로(102)는, 지연 회로(103)에 의해 지연된 1 사이클 상당 시간(Tm) 전의 지연 출력 제어 신호(1106)가 "L" 레벨임으로써, "L" 레벨을 출력한다. 그리고, 이 "L" 레벨이 3상태 송신 회로(101)로부터 버스(1)의 데이터 버스(1108)에 출력된다(도 3의 (f)). 여기서, 마스크 회로(102)는, 2 입력 중 한쪽이 "L" 레벨의 기간 중에는, 출력을 "L" 레벨로 고정하고, 해당 한쪽이 "H" 레벨의 기간 중에는, 출력을 다른 쪽의 입력 레벨과 동일한 레벨로 하는 논리곱 회로로서 게이트 기능을 갖는 것이다.
그런데, 버스 출력 제어 신호(1105)가 "H" 레벨로 어서트된 사이클의 다음 사이클에서는, 마스크 회로(102)는, 지연 회로(103)에 의해 지연된 1 사이클 전의 지연 출력 제어 신호(1106)가 "H" 레벨임으로써, 지연 회로(108)에서 1 사이클 지연된 최초의 데이터(1107)를 출력한다. 그리고, 이 최초의 데이터(1107)가, 3상태 송신 회로(101)를 통하여 버스(1)의 데이터 버스(1108)에 출력된다. 이후의 사이클에서, 마찬가지로, 순차적으로, 각 데이터(1107)가 마스크 회로(102)로부터 출력되고, 3상태 송신 회로(101)를 통하여 버스(1)의 데이터 버스(1108)에 출력된다.
그리고, 모든(도 3에 도시한 예에서는 4개) 데이터(1107)를 버스(1)의 데이터 버스(1108)에 출력을 끝낸 시점에서, 출력 제어 신호(1105)는 "L" 레벨로 되돌아가고, 이에 따라, 3상태 송신 회로(101)는 고 임피던스 상태로 되돌아간다.
이 결과, 버스(1) 상의 데이터 버스(1108)에는, 도 3의 (f)에 도시한 바와 같이, "L" 레벨이 출력된 후에, 본래의 데이터(1107)가 연속하여 출력되게 된다. 즉, 데이터 버스(1108) 상에는, 시계열상, 선두에 "L" 레벨의 신호가 부가된 데이터 열이 출력되게 된다. 이하, 본 명세서에서는, 이 데이터 열의 선두에 부가한 "L"레벨의 기간을 프리앰블이라고 한다.
다음에, 수신측의 모듈(2)에서의 송수신부(21)의 동작에 대하여 설명한다. 수신 회로(302)가 버스(1)의 커맨드 버스(1112)로부터 수신한 커맨드는, 입출력 제어부(40)에 송신된다. 또한, 수신 회로(301)의 출력(1109)으로서, 수신 회로(301)가 버스(1)의 데이터 버스(1108)로부터 수신한 데이터가 입출력 제어부(40)에 출력된다. 입출력 제어부(40)에서는, 커맨드를 수취한 사이클의 다음 다음(2개 후)의 사이클로부터의 데이터를, 유효 데이터로서, 주 기능부(20)에 송신한다. 이에 따 라, 프리앰블을 제외한 본래의 데이터만을 주 기능부(20)로 인도한다. 다시 말하면, 커맨드 직후의 1 사이클의 레벨 확정된 무효 데이터를 파기한다.
본 실시예에 따르면, 도 3의 (g)에 도시한 바와 같이, 최초의 수신 데이터에 대하여 생기는 천이 시간 tr1에 기인한 수신 회로(301)에서의 지연 시간 td1의 증대에 의한, 출력 데이터의 펄스 폭 tw1의 단기화는, 프리앰블에 대한 것으로 된다. 즉, 본래의 데이터에 대해서는 발생되지 않는다. 따라서, 그 만큼, 데이터 전송 주기를 짧게 할 수 있어, 데이터 전송을 효율화하는 것이 가능해진다.
또, 본 실시예에서는, 임의의 모듈(2)로부터 다른 모듈(2)로, 라이트 커맨드와 해당 라이트 커맨드에 의해 기입하는 데이터를 전송하는 경우를 예로 들어 설명하였지만, 커맨드 발행원이 데이터 전송처가 되는 경우, 즉, 임의의 모듈(2)로부터 다른 모듈(2)로 리드 커맨드를 발행하고, 다른 모듈(2)로부터 임의의 모듈(2)로 데이터를 전송하는 경우, 수신측의 모듈(2)의 송수신부(21)의 입출력 제어부(40)는, 자체 모듈(2)이 커맨드를 발행한 사이클의 다음 다음(2개 후)의 사이클로부터의 데이터를, 유효 데이터로서, 주 기능부(20)에 송신하게 된다.
또한, 본 실시예에서는, 프리앰블을 "L" 레벨 고정의 신호로 하였지만, 이것은 "H" 레벨 고정의 신호로 하여도 된다. 혹은, "L" 레벨 및 "H" 레벨 중 어느 하나를 취하는 신호로 하여도 된다. 또한, 프리앰블의 기간을 데이터 전송 사이클과 동일한 기간으로 하였지만, 양자는 달라도 무방하다.
다음에, 본 발명의 제2 실시예에 대하여 설명한다.
본 실시예는, 도 1에 도시한 제1 실시예의 버스 시스템에서, 스트로브 신호 를 이용하여 데이터 전송을 행하도록 한 것이다. 또, 이 경우, 버스(1)는 데이터 버스나 커맨드 버스 외에 스트로브 신호 버스를 갖게 된다.
도 4는 본 실시예에서의 각 모듈(2)의 송수신부(21)의 구성을 도시한다.
도시한 바와 같이, 송수신부(21)는, 입출력 제어부(80)와, 송신부(90)와, 수신부(91)를 갖는다. 송신부(90)는, 3상태 송신 회로(204, 205)와, 마스크 회로(203)와, 지연 회로(201, 202)를 갖는다. 또한, 수신부(91)는, 수신 회로(206, 207)와, 래치 회로(208)를 갖는다. 또, 여기서는, 설명의 명료화를 위해, 데이터 버스(1210)를 1비트 폭으로서 나타내고 있지만, 데이터 버스(1210)는 병렬 복수 비트이어도 물론 된다. 또한, 커맨드 버스에 관한 처리를 행하는 구성 에 대해서는, 상기한 제1 실시예와 대략 마찬가지이므로, 도시는 생략하고 있다.
이하, 상기한 제1 실시예와 마찬가지로, 임의의 모듈(2)로부터 다른 모듈(2)로, 라이트 커맨드와 해당 라이트 커맨드에 의해 기입하는 데이터를 전송하는 경우를 예로 들어, 송수신부(21)의 동작을 설명한다. 이 경우에 송수신부(21)에서 송수신되는 신호의 타이밍차트를, 도 5에 도시한다.
먼저, 송신측의 모듈(2)에서의 송수신부(21)의 동작에 대하여 설명한다. 데이터 버스(1210) 상에서 1개의 데이터를 전송하는 주기의 길이를 Tw로서 설명하면,도 5에 도시한 바와 같이, 입출력 제어부(80)는, 주 기능부(20)로부터 버스(1)로의 데이터 송신을 행하는 경우, 먼저, 버스 출력 제어 신호(1202)를 "H" 레벨로 어서트하고(도 5의 (a)), 그 후, 시간 Tw/2을 경과하였으면, 주기 Tw에서 데이터(1204)를 연속하여 출력한다(도 5의 (c)). 또한, 이와 병행하여, 주기 2Tw에서 듀티비 1:1의 스트로브(1201)를, 최후의 데이터(1204)의 출력 완료까지 출력한다(도 5의 (b)). 그리고, 최후의 데이터(1204)의 출력 완료와 동시에, 버스 출력 제어 신호(1202)를 "L" 레벨로 복귀한다.
송신부(90)에서는, 버스 출력 제어 신호(1202)가 "H" 레벨로 어서트되면, 3상태 송신 회로(204)가 출력 상태로 되고, 지연 회로(201)에 의해 시간 Tw/2만큼 지연된 스트로브 신호(1201)가, 버스(1)의 스트로브 버스(1208)에 출력된다(도 5의 (e)).
또한, 버스 출력 제어 신호(1202)가 "H" 레벨로 어서트되면, 3상태 송신 회로(205)도 출력 상태로 된다. 이 후, 시간 Tw/2을 경과할 때까지, 마스크 회로(203)는, 지연 회로(202)에 의해 시간 Tw/2만큼 지연된 출력 제어 신호(1203)가 "L" 레벨임으로써, "L" 레벨을 출력한다. 그리고, 이 "L" 레벨이 3상태 송신 회로(205)로부터 버스(1)의 데이터 버스(1210)에 출력된다(도 5의 (f)). 3상태 송신 회로(205)가 출력 상태로 된 후, 시간 Tw/2을 경과하고 나서는, 지연 회로(202)에 의해 Tw/2 시간 지연된 출력 제어 신호(1203)가 "H" 레벨로 됨으로써, 마스크 회로(203)는, 순차적으로 연속하여 입력하는 데이터(1204)를 그대로 출력한다. 그리고, 이들 데이터(1204)가, 3상태 송신 회로(205)를 통하여, 버스(1)의 데이터 버스(1210)에 순차적으로 출력된다.
그리고, 모든(도 5에 도시한 예에서는 4개) 데이터(1204)를 버스(1)의 데이터 버스(1210)에 출력을 완료한 시점에서, 버스 출력 제어 신호(1202)는 "L" 레벨로 되돌아간다. 이에 따라, 3상태 송신 회로(204, 205)는, 고 임피던스 상태로 되 돌아간다.
이 결과, 버스(1)의 데이터 버스(1210)에는, 시간 Tw/2만큼 "L" 레벨이 출력된 후에, 본래의 데이터가 주기 Tw에서 연속하여 출력되게 된다. 즉, 데이터 버스(1210)에는, 시계열상, 선두에 "L" 레벨의 프리앰블이 부가된 데이터 열이 출력되게 된다. 또한, 마찬가지로, 시간 Tw만큼 "L" 레벨이 출력된 후에 "H" 레벨로되는, 주기 2Tw에서 듀티비 1:1의 스트로브 신호(1210)가 버스(1)의 스트로브 버스(1208)에 출력되게 된다. 즉, 스트로브 버스(1208)에는, 데이터 주기에 맞춰 "H" 레벨과 "L" 레벨이 전환되는 스트로브 신호(1201)가 출력된다.
다음에, 수신측의 모듈(2)에서의 송수신부(21)의 동작에 대하여 설명한다.
수신 회로(206)가 버스(1)의 스트로브 버스(1208)로부터 수신한 스트로브 신호는, 입출력 제어부(80)와 래치 회로(208)에 입력된다. 또한, 수신 회로(207)가 버스(1)의 데이터 버스(1210)로부터 수신한 데이터는, 래치 회로(208)에 입력된다. 래치 회로(208)는, 수신 회로(206)로부터 수취한 스트로브 신호의 상승과 하강, 즉, "H" 레벨과 "L" 레벨 쌍방의 전환점에서, 수신 회로(207)로부터 입력되는 데이터를 래치하고, 이 출력(1206)을 입출력 제어부(80)에 건넨다(도 5의 (g)).
입출력 제어부(80)에서는, 래치 회로(208)로부터 수취한 데이터를, 수신 회로(206)로부터 수취한 스트로브 신호를 이용하여 수신하고, 주 기능부(20)로 인도한다.
본 실시예에서, 상기한 제1 실시예와 마찬가지로, 도 5에 도시한 바와 같이, 최초의 수신 데이터에 대하여 발생하는 천이 시간에 기인하는 수신 회로(207)에서 의 지연 시간의 증대에 의한, 출력 데이터의 펄스 폭의 단기화는, 프리앰블에 대한것으로 된다. 즉, 본래의 데이터에 대해서는 펄스 폭의 단기화는 생기지 않는다. 따라서, 그 만큼, 데이터 전송 주기를 짧게 할 수 있어, 데이터 전송을 효율화하는 것이 가능해진다.
또, 본 실시예에서는, 스트로브 신호의 상승 및 하강의 쌍방에 동기하여, 수신측에서 데이터를 래치하는 경우에 대하여 설명하였다. 스트로브 신호의 상승 또는 하강의 한쪽에만 동기하여, 수신측에서 데이터를 취득하는 경우에는, 스트로브 신호의 주기를 Tw/2로 함으로써, 마찬가지로 적용할 수 있다.
또한, 본 실시예에서는, 송신측에서, 데이터에 대하여 스트로브 신호를 시간 Tw/2만큼 지연시켰다. 그러나, 송신측에서는 스트로브 신호를 지연시키지 않고, 수신측에서 스트로브 신호를 시간 Tw/2만큼 지연시키고, 지연시킨 스트로브 신호에 동기하여 데이터를 취득하도록 하여도 된다.
다음에, 본 발명의 제3 실시예에 대하여 설명한다. 본 실시예는, 상기한 제1 실시예에서, 송수신부(21)의 구성을 변경한 것이다.
도 6은 본 실시예에서의 송수신부(21)의 구성을 도시한다.
도시한 바와 같이, 본 실시예의 송수신부(21)는, 입출력 제어부(50)와, 송신부(60)와, 수신부(70)를 갖는다. 송신부(60)는, 3상태 송신 회로(101, 109)와, 프리셋 기능을 갖는 D 플립플롭(601∼604, 611)을 갖는다. 이 프리셋 기능을 갖는 D 플립플롭(601∼604, 611)은, 데이터 입력 단자 D의 데이터를 유지할 뿐만 아니라, 프리셋 단자 P로부터 임의의 데이터를 세트하는 것이 가능하다. 또한, D 플립플롭(601∼604 및 611)은, 병렬/직렬 제어 단자
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단자에 의해 유지한 데이터를 클럭 단자로부터 입력되는 클럭에 동기하여 시프트할 수 있다. 또한, 수신부(70)는 수신 회로(301, 302)와, D 플립플롭(901∼904)을 갖는다.
이하, 제1 실시예와 마찬가지로, 임의의 모듈(2)로부터 다른 모듈(2)로, 라이트 커맨드와 해당 라이트 커맨드에 의해 기입하는 데이터를 전송하는 경우를 예로 들어, 송수신부(21)의 동작을 도 7의 타이밍차트를 참조하여 설명한다.
주 기능부(20)로부터의 데이터 송신의 요구가 발생하면, 입출력 제어부(50)는, 커맨드(1111)의 출력(도 7의 (c))과 커맨드 출력 제어 신호(1110)의 어서트(도 7의 (b))를 행하는 사이클을 실행한 후에, 병렬/직렬 제어 신호(1611)를 출력한다(도 7의 (f)). 그것과 함께 4비트 폭의 데이터(1600)를 병렬로 플립플롭(601∼604)의 P 단자에 출력하는 사이클을 실행한다(도 7의 (f)). 또한, 데이터(1600)를 출력한 사이클과 그 후의 4사이클의 계 5사이클 기간 중, 버스 출력 제어 신호(1605)를 "H" 레벨로 한다(도 7의 (g)).
송신부(60)에서, 병렬/직렬 제어 신호(1611)가 출력되면, 프리셋 기능을 갖는 D 플립플롭(611)에는 고정 데이터(1618)(도 7의 (d))가, 또한, 프리셋 기능을 갖는 D 플립플롭(601∼604)에는, 4비트 폭의 데이터(1600)의 각 비트가, 각각 세트된다. 이러한 프리셋 사이클의 후, 프리셋 기능을 갖는 D 플립플롭(601∼604, 611)에 세트된 데이터는, 사이클을 규정하는 클럭 신호(1612)(도 7의 (a))에 동기하여, 프리셋 기능을 갖는 D 플립플롭(602∼604, 611)의 각각이 입력 단자 D의 데 이터를 수취해 간다. 이에 따라, 데이터는 프리셋 기능을 갖는 D 플립플롭(611)의 방향으로 순차적으로 시프트하고, 최종적으로, 3상태 송신 회로(101)에 입력된다. 그리고, 이 기간, 출력 제어 신호(1605)에 의해 데이터 출력 상태로 되어 있는 3상태 송신 회로(101)로부터, 버스(1)의 데이터 버스(1108)에 출력된다(도 7의 (h)).
다음에, 수신측의 모듈(2)에서의 송수신부(21)의 동작에 대하여 설명한다. 수신 회로(302)가 버스(1)의 커맨드 버스(1112)로부터 수신한 커맨드는, 입출력 제어부(50)에 송신된다. 한편, 수신 회로(301)가 버스(1)의 데이터 버스(1108)로부터 수신한 데이터는, D 플립플롭(901)에 저장된 후, 순차적으로, 클럭 신호(1612)에 동기하여, D 플립플롭(902∼904)으로 시프트해 간다. 입출력 제어부(50)는, 커맨드 수령 사이클의 6사이클 후의 사이클에서, D 플립플롭(901∼904)으로부터 병렬로 4비트의 데이터를 판독하고, 이것을 유효 데이터(1610)로서, 주 기능부(20)에 송신함으로써, 프리앰블을 제외한 본래의 데이터만을 주 기능부(20)로 인도한다.
본 실시예에서도 상기한 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
도 8은 본 발명의 제4 실시예가 적용된 버스 시스템의 개략 구성을 도시한다.
도시한 바와 같이, 본 실시예의 버스 시스템은, 상기한 제1 실시예에서, 적어도 1개의 모듈(2)을 버스(1)에 직접 접속하고, 그 밖의 모듈(2)을 방향성 결합기(3)를 통하여 버스(1)에 비접촉으로 접속한 것이다. 상술한 바와 같이, 본 명세서에서는 버스(1) 및 방향성 결합기(3)를 포함시킨 구성을 비접촉 버스라 한다.
도 9는 송수신부(21)의 개략 구성을 도시한다.
도시한 바와 같이, 송수신부(21)는, 상기한 제1 실시예의 송수신부(21)와 대략 마찬가지의 구성을 갖고 있다. 단, 데이터의 수신 회로로서 수신 회로(301) 대신에 리세트 기능 및 히스테리시스 특성을 갖는 수신 회로(310)를 이용하고 있는 점 및, 히스테리시스 특성을 갖는 수신 회로(310)의 리세트를 행하는 디코드 회로(320)를 구비하고 있는 점이, 제1 실시예의 송수신부(21)와 다르다.
이하, 상기한 제1 실시예와 마찬가지로, 임의의 모듈(2)로부터 다른 모듈(2)로, 라이트 커맨드와 해당 라이트 커맨드에 의해 기입하는 데이터를 전송하는 경우를 예로 들어, 송수신부(21)의 동작을 설명한다. 이 경우에 송수신부(21)에서 송수신되는 신호의 타이밍차트를, 도 10에 도시한다.
이 경우의 송수신부(21)의 동작은, 디코드 회로(320)에 의한 히스테리시스 특성을 갖는 수신 회로(310)의 리세트를 제외하고, 상기한 제1 실시예와 마찬가지이다.
즉, 송신측의 모듈(2)의 송수신부(21)에서, 송신부(10)는, 버스(1)의 커맨드 버스(1311)에 커맨드를 송신한 사이클(도 10의 (a))의 다음 사이클에서, 버스(1)의 데이터 버스(1310)에 프리앰블을 송신하고, 그 후의 사이클에서, 데이터 버스(1310)에 데이터를 송신한다(도 10의 (b)).
이 데이터 버스(1310)에 출력된 프리앰블을 포함하는 데이터는, 방향성 결합기(3)를 통하여, 수신측의 모듈(2)의 송수신부(21)에 건넨다. 수신측의 모듈(2)의 송수신부(21)에 접속된 데이터 버스(1310)에서, 이 프리앰블을 포함하는 데이터는, 도 10의 (c)에 도시한 바와 같이, 프리앰블의 시작 시점을 나타내는 비교적 작은 미분 펄스와, 직전의 프리앰블과 값이 다른 제1번째의 데이터의 시작 시점을 나타내는 비교적 큰 미분 펄스와, 직전의 데이터와 값이 다른 제2번째 이후의 데이터의 시작 시점을 나타내는 비교적 큰 미분 펄스가, 순차적으로 전송되게 된다.
즉, 제1번째의 데이터의 값이 직전의 프리앰블의 값과 동일한 경우, 미분 펄스는 생기지 않는다. 따라서, 본 실시예에서는, 제1번째의 데이터가 직전의 프리앰블과 동일한 값인 경우에는, 미분 펄스가 생기지 않더라도, 히스테리시스 특성을 갖는 수신 회로(310가) 직전의 프리앰블과 동일한 값을 출력하도록 하고 있다.
구체적으로는, 프리앰블 기간 내에, 디코드 회로(320)에 의해 히스테리시스 특성을 갖는 수신 회로(310)를 리세트하고, 프리앰블과 동일한 값을, 히스테리시스 특성을 갖는 수신 회로(310)에 세트한다. 즉, 디코드 회로(320)는, 수신 회로(302)가 커맨드(1311)를 수신하였으면, 이것을 검출하여 리세트 신호(1304)를 출력한다(도 10의 (d)). 이에 따라, 히스테리시스 특성을 갖는 수신 회로(310)는 리세트되고, 프리앰블과 동일한 값, 즉, "L" 레벨이, 히스테리시스 특성을 갖는 수신 회로(310)에 유지된다.
이에 따라, 히스테리시스 특성을 갖는 수신 회로(310)는 정확하게 데이터를 출력할 수 있다. 즉, 제1번째의 데이터가 "L" 레벨이면 미분 펄스는 생기지 않기때문에, 세트된 "L" 레벨을 그대로 출력하고, 제1번째의 데이터가 "H" 레벨이면, 이것에 의해 생긴 비교적 큰 미분 펄스에 따라서 "H" 레벨을 출력한다(도 10의 (e)).
여기서, 이러한 리세트가 가능한 히스테리시스 특성을 갖는 수신 회로(310)의 구성 예를 도 11에 도시한다.
도 11에서, P채널 MOS 트랜지스터(501∼504)와, N채널 MOS 트랜지스터(505∼507)는, 전류 미러 회로를 구성하고 있다. 이 회로는, 수신한 미분 펄스에 따라서, 출력 데이터를 전환하는 히스테리시스 특성을 갖고 있다.
여기서, 본 실시예에서는, 이러한 회로의 리세트를 위해, P채널 MOS 트랜지스터(511), N채널 MOS 트랜지스터(512) 및 반전 회로(513)를 설치하고 있다.
리세트 신호(1304)가 "H" 레벨로 되면, P채널 MOS 트랜지스터(511) 및 N채널 MOS 트랜지스터(512)는 온 상태로 되고, N채널 MOS 트랜지스터(506)가 "H" 레벨로부터 "L" 레벨로의 데이터 변화에 대응하는 미분 펄스를 수신한 경우와 동일한 상태로 천이한다. 이 후, 리세트 신호(1304)를 "L" 레벨로 복귀하더라도, N채널 MOS 트랜지스터(506)가 "L" 레벨로부터 "H" 레벨로의 데이터 변화에 대응하는 미분 펄스를 수신하지 않는 한, 수신 회로 출력 신호(1305)는 리세트 시의 레벨을 유지한다.
그런데, 도 11에 도시한, 전류 미러 회로를 이용한 히스테리시스 특성을 갖는 수신 회로(310)에서는, 프리앰블의 시작의 시점에서 생기는 비교적 작은 미분 펄스가, 이후의 동작에 악영향을 미치는 경우가 있다. 따라서, 리세트는, 제1번째의 데이터에 대한 미분 펄스 발생 이전의, 프리앰블의 시작의 시점에서 생기는 비교적 작은 미분 펄스를 마스크하는 (또는 제거하는) 기간, 혹은, 이 미분 펄스의 발생 후에 행하도록 하는 것이 좋다. 이를 위해서는, 본 실시예와 같이, 커맨드 신호로부터 리세트 신호를 생성하는 것은 매우 바람직하다.
본 실시예에 따르면, 히스테리시스 특성을 갖는 수신 회로(310)는, "L" 레벨로부터 "H" 레벨 또는 "H" 레벨로부터 "L" 레벨로의 비교적 큰 변화에 따른 큰 미분 펄스에 대응하면 충분하다. 따라서, 히스테리시스 특성을 갖는 수신 회로(310)를 중간 레벨로부터 "H" 레벨 또는 "L" 레벨로의 비교적 작은 변화에 따라서 작은 미분 펄스에 대응하도록 구성하는 경우에 비하여, 노이즈 마진은 커지고, 그 만큼 데이터 전송 주기를 단기화하여, 데이터 전송을 효율화하는 것이 가능해진다.
또, 본 실시예에서는, 프리앰블을 "L" 레벨 고정의 신호로 하였지만, 이것은 "H" 레벨 고정의 신호로 하여도 된다. 단, 이 경우에는, 리세트에 따라서, 히스테리시스 특성을 갖는 수신 회로(310)에 "H" 레벨이 유지되도록 한다.
또한, 본 실시예에서는, 임의의 모듈(2)로부터 다른 모듈(2)로, 라이트 커맨드와 해당 라이트 커맨드에 의해 기입하는 데이터를 전송하는 경우를 예로 들어 설명하였다. 그러나, 커맨드 발행원이 데이터 전송처가 된 경우, 즉, 임의의 모듈(2)로부터 다른 모듈(2)로 리드 커맨드를 발행하고, 다른 모듈(2)로부터 임의의 모듈(2)로 데이터를 전송하는 경우에도 적용할 수 있다. 이 경우, 수신측의 모듈(2)의 입출력 제어부(40)는, 자체 모듈(2)이 커맨드를 발행한 사이클의 다음 다음(2개 후)의 사이클로부터의 데이터를, 유효 데이터로서, 주 기능부(20)에 송신하게 된다. 또한, 이 경우, 디코드 회로(320)는, 자체 모듈(2)로부터의 커맨드 발행을 검출하고, 히스테리시스 특성을 갖는 수신 회로(310)를 리세트하게 된다.
또한, 본 실시예는, 상기한 제2 실시예와 마찬가지로, 스트로브 신호를 이용 하여 데이터를 전송하는 경우에도 적용할 수 있다.
이상, 본 발명의 각 실시예에 대하여 설명하였다.
본 발명은 상기한 각 실시예로 한정되는 것이 아니며, 그 요지의 범위 내에서 수많은 변형이 가능하다.
예를 들면, 상기한 각 실시예에서는 본 발명을 데이터의 전송에 적용한 경우를 예로 들어 설명하였지만, 본 발명의 프리앰블을 이용한 전송은, 커맨드나 어드레스 등의 임의의 정보의 전송에 적용할 수 있다. 또한, 버스 상의 전송뿐만 아니라, 일대일로 접속되어 있는 2 모듈 사이의 전송에도 마찬가지로 적용할 수 있다.
또한, 상기한 각 실시예에 나타낸 버스 시스템은, 어드레스 버스나 제어 신호선을 포함하는 버스에도 적용할 수 있다.
상기한 각 실시예에서 나타낸 버스 시스템은, 예를 들면 도 12에 도시한 바와 같은, 전자 계산기에 적용할 수 있다.
이 전자 계산기에서는, CPU와 컨트롤러(702)는, 프로세서 버스(750)에 의해 접속되어 있다. 또한, 하드디스크나 네트워크 장치 등의 입출력 장치와 컨트롤러(702)는, 입출력 버스(760)에 의해 접속되어 있다. 또한, 메모리칩(704)과 컨트롤러(702)는, 메모리 버스(700)에 의해 접속되어 있다.
이러한 전자 계산기에서, 컨트롤러(702)와 메모리칩(704)을, 상기한 각 실시예에서의 모듈(2)로 하고, 메모리 버스(700)를 상기한 각 실시예에서의 버스(1)로 함으로써, 메모리 버스(700)를 고속화하고, 전자 계산기의 성능 향상을 도모하는 것이 가능해진다. 또, 마찬가지로, 프로세서 버스(750)나 입출력 버스(760)를 상 기한 각 실시예에서의 버스(1)로 하고, 이 버스(1)를 이용하여 데이터 전송을 행하는 CPU나 컨트롤러(702)나 입출력 장치를, 상기한 각 실시예에서의 모듈(2)로 함으로써, 프로세서 버스(750)나 입출력 버스(760)를 고속화하고, 전자 계산기의 성능 향상을 도모하는 것이 가능해진다.
또, 이러한 전자 계산기에서의 각 부의 배치는, 예를 들면 도 13에 도시한 바와 같이 하면 된다.
도 13에서, 참조 부호(701)는 메인 기판으로서, CPU 등의 집적 회로가 설치되어 있다. 참조 부호(702)는 메모리 컨트롤러로서, CPU, 메모리 및 입출력 장치의 제어를 행하기 위한 집적 회로이다. 참조 부호(703)는 메모리 모듈로서, 메모리 칩(704)이 설치되어 있다. 메모리 모듈(703)은, 소켓(705)을 통하여 메인 기판(701)과 접속되어 있다. 메모리칩(704)과 컨트롤러(702)는, 메모리 버스(700)에 의해 접속되어 있다.

Claims (18)

  1. 복수의 데이터를 순차적으로 송신하는 데이터 송신 장치로서,
    출력 상태를 고 임피던스 상태 및 레벨이 확정된 데이터 출력 상태 중 어느 한쪽으로 선택적으로 전환 가능한 송신 수단과,
    상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후, 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과하고 나서, 상기 송신 수단에 상기 복수의 데이터를 순차적으로 입력함으로써, 상기 송신 수단으로부터 상기 복수의 데이터를 순차적으로 송신시키는 출력 제어 수단
    을 포함하는 데이터 송신 장치.
  2. 제1항에 있어서,
    상기 출력 제어 수단은,
    상기 송신 수단의 출력 상태를, 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과할 때까지, 소정 레벨을 갖는 더미 데이터인 프리앰블을 상기 송신 수단에 입력함으로써, 상기 송신 수단으로부터 상기 프리앰블을 송신시키는 데이터 송신 장치.
  3. 제2항에 있어서,
    상기 출력 제어 수단은,
    상기 송신 수단의 출력 상태를, 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후에, 상기 송신 수단에 입력하여야 할 상기 복수의 데이터를 순차적으로 출력하는 전송 데이터 출력 수단과,
    상기 전송 데이터 출력 수단이 순차적으로 출력한 상기 복수의 데이터 각각을, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간동안 지연시키는 지연 수단과,
    상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과할 때까지는, 상기 프리앰블을 선택하여 상기 송신 수단에 입력하고, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과하고 나서는, 상기 지연 수단이 지연한 상기 복수의 데이터 각각을 선택하여, 상기 송신 수단에 입력하는 선택 수단
    을 포함하는 데이터 송신 장치.
  4. 제2항에 있어서,
    상기 출력 제어 수단은,
    상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후에, 상기 송신 수단에 입력하여야 할 상기 복수의 데이터를 병렬로 출력하는 전송 데이터 출력 수단과,
    상기 전송 데이터 출력 수단이 병렬로 출력한 상기 복수의 데이터의 세트에, 상기 프리앰블을 부가하는 부가 수단과,
    상기 부가 수단에 의해 상기 프리앰블이 부가된 상기 복수의 데이터를 저장함과 함께, 상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상 태로 전환한 후에, 상기 저장한 복수의 데이터를 상기 프리앰블을 선두로 하여 직렬로 출력하는 병렬/직렬 변환 수단
    을 포함하는 데이터 송신 장치.
  5. 복수의 데이터를 순차적으로 송신하는 데이터 송신 장치와, 상기 데이터 송신 장치가 송신한 데이터를 수신하는 데이터 수신 장치를 갖는 데이터 전송 시스템으로서,
    상기 데이터 송신 장치는,
    출력 상태를 고 임피던스 상태 및 레벨이 확정된 데이터 출력 상태 중 어느 한쪽으로 선택적으로 전환 가능한 송신 수단과,
    상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후, 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과하고 나서, 상기 송신 수단에 상기 복수의 데이터를 순차적으로 입력함으로써, 상기 송신 수단으로부터 상기 복수의 데이터를 순차적으로 송신시키는 출력 제어 수단
    을 포함하며,
    상기 출력 제어 수단은, 상기 송신 수단의 출력 상태를, 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과할 때까지, 소정 레벨을 갖는 더미 데이터인 프리앰블을 상기 송신 수단에 입력함으로써, 상기 송신 수단으로부터 상기 프리앰블을 송신시키고,
    상기 데이터 수신 장치는,
    상기 데이터 송신 장치로부터 수신한 데이터의 극성의 변화를 나타내는 정부(正負)의 펄스를 검출하여, 해당 검출한 펄스의 극성에 따라서 정부 중 어느 하나의 값을 내부에 설정함과 함께, 해당 설정한 값을 상기 데이터 송신 장치로부터 수신한 데이터의 값으로서 출력하는 히스테리시스 특성을 갖는 수신 수단과,
    데이터 수신의 개시를 검출하고, 해당 데이터 수신에 앞서서, 상기 히스테리시스 특성을 갖는 수신 수단을 상기 프리앰블과 동일한 레벨을 갖도록 하는 리세트 수단
    을 포함하는 데이터 전송 시스템.
  6. 제5항에 있어서,
    상기 출력 제어 수단은,
    상기 송신 수단의 출력 상태를, 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후에, 상기 송신 수단에 입력하여야 할 상기 복수의 데이터를 순차적으로 출력하는 전송 데이터 출력 수단과,
    상기 전송 데이터 출력 수단이 순차 출력한 상기 복수의 데이터 각각을, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간동안 지연시키는 지연 수단과,
    상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과할 때까지는, 상기 프리앰블을 선택하여 상기 송신 수단에 입력하고, 상기 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간을 경과하고 나서는, 상기 지연 수단이 지연한 상기 복수의 데이터 각각을 선택하여, 상기 송신 수단에 입력하는 선택 수단
    을 포함하는 데이터 전송 시스템.
  7. 제5항에 있어서,
    상기 출력 제어 수단은,
    상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후에, 상기 송신 수단에 입력하여야 할 상기 복수의 데이터를 병렬로 출력하는 전송 데이터 출력 수단과,
    상기 전송 데이터 출력 수단이 병렬로 출력한 상기 복수의 데이터의 세트에, 상기 프리앰블을 부가하는 부가 수단과,
    상기 부가 수단에 의해서 상기 프리앰블이 부가된 상기 복수의 데이터를 저장함과 함께, 상기 송신 수단의 출력 상태를 고 임피던스 상태로부터 데이터 출력 상태로 전환한 후에, 상기 저장한 복수의 데이터를 상기 프리앰블을 선두로 하여 직렬로 출력하는 병렬/직렬 변환 수단
    을 포함하는 데이터 전송 시스템.
  8. 데이터 버스와, 상기 데이터 버스를 통하여 데이터를 송수신하는 복수의 모듈을 갖는 데이터 전송 시스템으로서,
    상기 복수의 모듈은, 제1 모듈과 제2 모듈을 포함하고,
    상기 제1 모듈은,
    상기 데이터 버스에의 출력을 고 임피던스 상태로부터 데이터 출력 상태로 변화시킨 후에, 유효 데이터의 시계열상 선두에 레벨 확정된 무효 데이터를 유효 데이터 사이클의 반 사이클 또는 1 사이클만큼 부가한 데이터 열을, 상기 데이터 버스에 출력하는 데이터 송신 수단을 포함하고,
    상기 제2 모듈은,
    상기 제1 모듈이 상기 데이터 버스에 출력한 상기 데이터 열 중의 상기 무효 데이터를 제거하고, 상기 유효 데이터를 수신하는 데이터 수신 수단을 포함하는 데이터 전송 시스템.
  9. 제8항에 기재된 데이터 전송 시스템을 이용하는 것을 특징으로 하는 전자 컴퓨터.
  10. 데이터 버스를 통하여, 제1 모듈로부터 제2 모듈로 데이터를 전송하는 데이터 전송 방법으로서,
    상기 제1 모듈이, 상기 데이터 버스에의 출력을 고 임피던스 상태로부터 레벨이 확정된 데이터 출력 상태로 변화시킨 후에, 유효 데이터의 시계열상 선두에 레벨이 확정된 무효 데이터를 유효 데이터 사이클의 반 사이클 또는 1 사이클만큼 부가한 데이터 열을 상기 데이터 버스에 출력하는 단계와,
    상기 제2 모듈이, 상기 제1 모듈이 상기 데이터 버스에 출력한 상기 데이터 열 중 상기 무효 데이터를 제거하고, 상기 유효 데이터를 수신하는 단계
    를 포함하는 데이터 전송 방법.
  11. 3상태 버스를 갖는 데이터 전송 시스템에서의 버스 제어 방법으로서,
    상기 3상태 버스를 고 임피던스 상태로부터 레벨 확정 상태로 전환하는 단계와,
    상기 3상태 버스가 레벨 확정 상태가 되었을 때로부터 데이터 사이클의 반 사이클 또는 1 사이클에 상당하는 기간 후에 복수의 데이터로 이루어지는 데이터 열을 상기 3상태 버스에 송신하는 단계
    를 포함하는 버스 제어 방법.
  12. 크로스토크를 이용한 비접촉 버스에 결합된 송신 모듈과 수신 모듈을 갖는 데이터 전송 시스템에서의 데이터 전송 방법으로서,
    상기 송신 모듈에서, 상기 비접촉 버스의 고 임피던스 상태 후에, 복수의 데이터의 선두에 레벨이 확정된 무효 데이터가 유효 데이터 사이클의 반 사이클 또는 1 사이클만큼 부가된 데이터 열을 상기 비접촉 버스에 송신하여, 상기 데이터 열에 대응한 미분 펄스를 상기 비접촉 버스 상에 생성하는 단계와,
    상기 수신 모듈에서, 상기 비접촉 버스 상의 상기 미분 펄스 중, 상기 데이터 열의 상기 무효 데이터에 대응하는 미분 펄스에 의한 영향을 제거하고, 상기 복수의 데이터에 대응한 미분 펄스로부터 상기 복수의 데이터를 재생하는 단계
    를 포함하는 데이터 전송 방법.
  13. 제12항에 있어서,
    상기 송신 모듈로부터 상기 복수의 데이터에 관련된 커맨드를 송신하는 단계 와,
    상기 수신 모듈에서, 상기 커맨드를 수신하여, 해당 커맨드에 기초하여 펄스 신호를 생성하는 단계와,
    상기 수신 모듈에서, 상기 펄스 신호에 기초하여 상기 무효 데이터에 대응하는 미분 펄스에 의한 영향을 제거하는 단계
    를 더 포함하는 데이터 전송 방법.
  14. 제13항에 있어서,
    상기 복수의 데이터의 재생은, 히스테리시스 특성을 갖는 수신 회로에 의해 실행되는 데이터 전송 방법.
  15. 제14항에 있어서,
    상기 히스테리시스 특성을 갖는 수신 회로는 리세트 기능을 갖고, 상기 펄스 신호에 의해 상기 히스테리시스 특성을 갖는 수신 회로는 리세트되어, 상기 무효 펄스와 동일한 레벨값을 갖는 출력 펄스를 출력함으로써 상기 무효 펄스에 대응하는 미분 펄스에 의한 영향을 제거하는 데이터 전송 방법.
  16. 제2항에 있어서,
    상기 고 임피던스 상태의 레벨은, 상기 복수의 데이터의 레벨과 상기 더미 데이터의 레벨의 사이에 있는 데이터 송신 장치.
  17. 제5항에 있어서,
    상기 고 임피던스 상태의 레벨은, 상기 복수의 데이터의 레벨과 상기 더미 데이터의 레벨의 사이에 있는 데이터 전송 시스템.
  18. 제8항에 있어서,
    상기 고 임피던스 상태의 레벨은, 상기 유효 데이터의 레벨과 상기 무효 데이터의 레벨 사이에 있는 데이터 전송 시스템.
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