JP3417369B2 - バススイッチ用アダプタ、バススイッチ用ブリッジ、バススイッチ、およびバススイッチシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バススイッチ用ア
ダプタ、バススイッチ用ブリッジ、バススイッチ、およ
びバススイッチシステムに関し、特に、複数の入出力
（Ｉ／Ｏ）ポートが接続されたリング状のバス上のデー
タ転送または複数のリング状のバスとの間のデータ転送
を制御するバススイッチ用アダプタ、バススイッチ用ブ
リッジ、バススイッチ、およびバススイッチシステムに
関する。

【０００２】

【従来の技術】従来のデータ転送システムとして、デー
タが双方向に流れるバスに複数のノードを接続し、該ノ
ードのそれぞれに異なる処理を実行する複数のモジュー
ルを接続し、１つのモジュールから他のモジュールへデ
ータ転送を行うものがある。しかし、このデータ転送シ
ステムでは、バス上をデータが双方向に流れるため、転
送方向の切り換え、発信元および送信先の切り換えを含
む転送の切り換え制御や転送タイミングの抽出が複雑
で、高速化を図ることが難しい。そこで、特開平１１−
１７７５６０号公報において、バス上にデータが単一方
向に流れるようにしたデータ転送システムを提案した。

【０００３】図１４は、特開平１１−１７７５６０号公
報において提案した従来のデータ転送システムを示す。
リング状のバス９０１の途中の複数箇所には、アダプタ
９０２ａ〜９０２ｄが挿入され、アダプタ９０２ａ〜９
０２ｄのそれぞれには、それぞれ別の処理を行うモジュ
ール９０３ａ〜９０３ｄが接続されている。モジュール
９０３ａ〜９０３ｄのそれぞれは、種々の処理を行うも
ので、例えば、音声データの処理、映像データの処理、
集積回路の外部との入出力処理等を実行する。

【０００４】バス９０１のバス幅は、転送すべきデータ
のビット幅と同一のｎ（ｎは自然数）ビットである。バ
ス９０１がリング状に接続されているため、データは、
アダプタ９０２ａからアダプタ９０２ｂへ、アダプタ９
０２ｂからアダプタ９０２ｃへと順番に伝達され、アダ
プタ９０２ｄからアダプタ９０２ａに戻される。そし
て、リング状のバス９０１上を片方向（単一方向）にデ
ータを転送するので、転送の切替えの制御が非常に簡単
になる。

【０００５】図１５は、アダプタ９０２を示す。ここで
は、アダプタ９０２ａ〜９０２ｄが同一構成であるの
で、その１つを９０２にして図示および説明する。アダ
プタ９０２は、フリップフロップ１００１（Ｄ型フリッ
プフロップ）、このフリップフロップ１００１に接続さ
れたデータ抽出挿入回路１００２、フリップフロップ１
００１およびデータ抽出挿入回路１００２に接続された
セレクタ１００３、およびセレクタ１００３に接続され
たフリップフロップ１００４（Ｄ型フリップフロップ）
を備えて構成される。

【０００６】フリップフロップ１００１は、隣接する
（転送順序が一つ前の）アダプタから入力されるデータ
を一旦保持する。データ抽出挿入回路１００２は、フリ
ップフロップ１００１からのデータが接続されているモ
ジュール９０３宛てに転送されたデータか否かを判定
し、転送されたデータであるとき、そのデータの抽出を
行い、また、モジュール９０３がデータを出力したいと
きには、そのデータの挿入を行う。セレクタ１００３
は、フリップフロップ１００１からのデータとデータ抽
出挿入回路１００２から出力されてきたデータとを択一
的に次段のアダプタへ送出するほか、入力されたデータ
が自己に接続されているモジュール宛てに転送されたデ
ータか否かを判定する機能、自己宛てである場合は接続
されているモジュールにデータを転送する機能、および
自己に接続されているモジュールからデータを送出する
際に送出可能なタイムスロットにデータを挿入する機能
を備えている。フリップフロップ１００４は、伝送路で
あるバス９０１に出力すべきデータをシステムクロック
で保持した後、バス９０１へ出力する。

【０００７】図１５の構成において、転送されるデータ
は、「データ本体」と、この先頭に付加された「フラ
グ」（データの有効あるいは無効を示す）、「宛て先Ｉ
Ｄ」、および「種別」から成る。データ抽出挿入回路１
００２は、転送データの「フラグ」および「宛先ＩＤ」
のフィールドを読取り、入力されたデータが自己のモジ
ュール宛てか否かを判断する。フリップフロップ１００
１に入力されたデータが自己のモジュール９０３宛てで
ある場合にはモジュール９０３へ転送し、モジュール９
０３からバス９０１へ出力したいデータがある場合に
は、モジュール９０３とフリップフロップ１００４が連
通するようにセレクタ１００３を切り換える制御を行
う。

【０００８】次に、図１４および図１５の構成の動作に
ついて説明する。アダプタ９０２ａのリタイミング用の
フリップフロップ１００４から出力されたデータは、シ
ステムクロックの次の遷移タイミングで次段のアダプタ
９０２ｂの入力側のフリップフロップ１００１に取込ま
れる。フリップフロップ１００１に取込まれたデータ
は、データ抽出挿入回路１００２に入力される。データ
抽出挿入回路１００２では、フラグおよび宛先ＩＤの内
容に基づいて、自己のモジュール宛てとして転送されて
きたデータか否かを判定する。この判定の結果、自己の
モジュール宛てとして転送されてきている場合は、デー
タに付加されている「種別」フィールドに基づいて、そ
のデータの種類を解析し、自己のモジュールへデータを
送出する。同時に、自己のモジュールから他のモジュー
ルに転送したいデータがある場合、転送すべきデータに
「種別」フィールドと、データを受取るべきモジュール
の「宛先ＩＤ」を付加する。そして、そのデータが有効
であることを示す「フラグ」を立て、セレクタ１００３
へ出力する。また、送出したいデータが無い場合でも、
自己のモジュールに転送データが有った場合には、その
データの「フラグ」を落として無効データとしてセレク
タ１００３へ出力する。データ抽出挿入回路１００２
は、上記したように、モジュール９０３が転送先である
ときにはフリップフロップ１００１からデータ取り込
み、また、モジュール９０３が送信元になったときに
は、モジュール９０３からのデータがフリップフロップ
１００４に転送されるようにセレクタ１００３を切り換
える。さらに、モジュール９０３がデータの送受に無関
係なときには、セレクタ１００３の入力をフリップフロ
ップ１００１に切り換え、フリップフロップ１００１か
らのデータをフリップフロップ１００４へパスさせる。
フリップフロップ１００４からのデータは、次段のアダ
プタ９０２ｃに入力される。他のアダプタも同様にして
動作する。

【０００９】以上のように、或るアダプタのフリップフ
ロップと他のアダプタのフリップフロップとの間でデー
タ転送を行うことにより、転送の切り替え制御やタイミ
ングの抽出が単純になり、かつ、各モジュール間のデー
タ転送を高速に行うことが可能になる。

【００１０】

【発明が解決しようとする課題】しかし、従来のデータ
転送システムによると、１つのリング状のバスに接続さ
れるモジュールが増加すると、各モジュールの転送帯域
（単位時間当たりのデータ転送量）はモジュールの個数
に反比例するため、各モジュールの転送帯域が小にな
る。また、各モジュールのデータ処理速度がデータ転送
量に追従できないときには、データ転送速度を小にする
必要があるため、データ転送効率が低下する。

【００１１】したがって、本発明の目的は、各モジュー
ル（Ｉ／Ｏポート）の転送帯域を大にして単位時間当た
りのデータ転送量を大にすることができるバススイッチ
用アダプタ、バススイッチ用ブリッジ、バススイッチ、
およびバススイッチシステムを提供することにある。

【００１２】本発明の他の目的は、モジュールのデータ
処理速度がデータ転送量に追従できないときでも、デー
タ転送速度を落とす必要のないバススイッチ用アダプ
タ、バススイッチ用ブリッジ、バススイッチ、およびバ
ススイッチシステムを提供することにある。

【００１３】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、２本以上の所定の数
の伝送線によってデータを並列に転送するデータ転送バ
スへのデータの挿入、および前記データ転送バスからの
データの抽出を行う演算回路または送受信回路等のモジ
ュールを前記データ転送バスに接続するバススイッチ用
アダプタにおいて、前記データ転送バス上を前記伝送線
によって転送される所定のビット数の並列データを入力
して保持し、後述のヘッダ削除手段に出力して後述の入
力格納手段に格納するか、または前記データ転送バスに
よって接続された後述のセレクタを介して後述の出力レ
ジスタに転送する入力レジスタと、前記入力レジスタか
ら出力される前記データの転送先等を記憶したヘッダを
削除するヘッダ削除手段と、前記ヘッダの削除された並
列データを一時的に格納して所定のタイミングで後述の
並直列変換手段へ出力する入力格納手段と、前記入力格
納手段から出力された前記並列データを並直列変換して
直列データとして前記モジュールに出力する並直列変換
手段と、前記モジュールから出力される直列データを直
並列変換して並列データとして出力する直並列変換手段
と、前記直並列変換手段から出力された前記並列データ
を一時的に格納して所定のタイミングで後述のヘッダ付
加手段へ出力する出力格納手段と、前記出力格納手段か
ら出力された前記データに前記ヘッダを付加するヘッダ
付加手段と、前記ヘッダ付加手段、または前記入力レジ
スタのいずれかの出力を選択するセレクタと、前記セレ
クタの選択した前記並列データを保持して前記データ転
送バスを構成する前記伝送線へ出力して転送させる出力
レジスタと、前記入力レジスタに前記並列データが入力
されたとき、前記並列データを前記入力レジスタから前
記入力格納手段へ取り込むデータ抽出操作、または前記
並列データを前記入力レジスタから前記出力レジスタへ
転送させるデータ転送操作のいずれかを実行し、前記出
力格納手段に前記並列データが出力されたとき、前記並
列データを前記出力格納手段から前記出力レジスタへ出
力するデータ挿入操作を実行するデータ抽出挿入回路
と、前記入力格納手段、前記出力格納手段、並直列変換
手段、直並列変換手段および前記データ抽出挿入回路を
制御する制御手段とを備えたことを特徴とするバススイ
ッチ用アダプタを提供する。

【００１４】この構成によれば、データ転送バスとモジ
ュール間でデータ転送を行わないときには、入力レジス
タと出力レジスタの間をデータが通過するように制御手
段により制御される。また、制御手段は、データ転送バ
スからモジュールへデータを転送するときには、入力レ
ジスタに取り込んだデータを入力格納手段を通してモジ
ュールへ転送し、モジュールからデータ転送バスへデー
タを転送するときには、出力格納手段を通して出力レジ
スタに保持させた後、所定のタイミングでデータ転送バ
スへ送出する。これにより、モジュールのそれぞれとデ
ータ転送バスとの結合部にアダプタを設けるのみで、レ
ジスタのクロックサイクルで後段のアダプタにデータが
転送されるので、転送時のクロックレートを速くするこ
とが可能になり、モジュール数が多くなってもデータ転
送バス上の転送速度は低下しない。また、データ処理速
度がデータ転送量に追従できないときでも、データ転送
速度を下げる必要がなくなる。

【００１５】本発明は、上記の目的を達成するため、第
２の特徴として、第１のデータ転送バス上を転送される
データを抽出して第２のデータ転送バスへ取り込むデー
タ取り込み操作、前記第２のデータ転送バスから取り込
まれたデータを前記第１のデータ転送バス上へ挿入する
データ挿入操作、データの抽出および挿入を行わずに前
記第１のデータ転送バス上でデータを転送させるデータ
転送操作、および前記第２のデータ転送バスから取り込
まれたデータを前記第２のデータ転送バス上へ送り返す
データ送り返し操作から選択された１つの操作を実行す
るバススイッチ用ブリッジにおいて、前記第１のデータ
転送バス上を転送される所定のビット数の並列データを
入力して保持する所定の並列ビット数の入力レジスタ
と、所定のビット数の並列データを保持して前記第１の
データ転送バス上へ出力して転送させる所定の並列ビッ
ト数の出力レジスタと、前記入力レジスタに保持された
前記並列データを一時的に格納して所定のタイミングで
前記第２のデータ転送バスに接続された第１のブリッジ
用レジスタへ出力する入力格納手段と、前記第２のデー
タ転送バスに接続された第２のブリッジ用レジスタから
出力されたデータを一時的に格納して所定のタイミング
で前記出力レジスタに前記並列データとして出力する出
力格納手段と、前記入力レジスタから前記入力格納手段
への前記並列データの出力、前記出力格納手段から前記
出力レジスタへの前記並列データの出力、前記入力レジ
スタから前記出力レジスタへの前記並列データの出力、
および前記第２のブリッジ用レジスタから前記第１のブ
リッジ用レジスタへの前記並列データの出力を制御する
制御手段を備えたことを特徴とするバススイッチ用ブリ
ッジを提供する。

【００１６】この構成によれば、第１，第２のデータ転
送バス間でデータ転送を行わないときには、入力レジス
タと出力レジスタの間をデータが通過するように制御手
段により制御される。また、第１のデータ転送バスから
第２のデータ転送バスへデータを転送するときには、入
力レジスタに取り込んだデータを入力格納手段および第
１のブリッジ用レジスタを通して第２のデータ転送バス
へ転送し、第２のデータ転送バスから第１のデータ転送
バスへデータを転送するときには、第２のブリッジ用レ
ジスタおよび出力格納手段を通して出力レジスタに転送
し、この出力レジスタから第１のデータ転送バスへデー
タを転送する。したがって、第１のデータ転送バスと第
２のデータ転送バスとの結合部にブリッジを設けるのみ
で、他のリング状バスとの接続が可能になり、ブリッジ
を介して他のデータ転送バスにモジュールを分散させる
ことができる。この結果、バスに接続されるモジュール
数が増えても、各モジュールの転送帯域は小さくなら
ず、データ転送速度の低下は生じない。

【００１７】本発明は、上記の目的を達成するため、第
３の特徴として、２本以上の所定の数の伝送線によって
データを並列に転送するデータ転送バスと、前記転送デ
ータバスへのデータの挿入、および前記データ転送バス
からのデータの抽出を行う演算回路または送受信回路等
の複数のモジュールと、前記データ転送バスに前記モジ
ュールをそれぞれ接続するアダプタを備えるバススイッ
チにおいて、前記アダプタは、前記データ転送バス上を
前記伝送線によって転送される所定のビット数の並列デ
ータを入力して保持し、後述のヘッダ削除手段に出力し
て後述の入力格納手段に格納するか、または前記データ
転送バスによって接続された後述のセレクタを介して後
述の出力レジスタに転送する入力レジスタと、前記入力
レジスタから出力される前記データの転送先等を記憶し
たヘッダを削除するヘッダ削除手段と、前記ヘッダの削
除された並列データを一時的に格納して所定のタイミン
グで後述の並直列変換手段へ出力する入力格納手段と、
前記入力格納手段から出力された前記並列データを並直
列変換して直列データとして前記モジュールに出力する
並直列変換手段と、前記モジュールから出力される直列
データを直並列変換して並列データとして出力する直並
列変換手段と、前記直並列変換手段から出力された前記
並列データを一時的に格納して所定のタイミングで後述
のヘッダ付加手段へ出力する出力格納手段と、前記出力
格納手段から出力される前記データに前記ヘッダを付加
するヘッダ付加手段と、前記ヘッダ付加手段、または前
記入力レジスタのいずれかの出力を選択するセレクタ
と、前記セレクタの選択した前記並列データを保持して
前記データ転送バスを構成する前記伝送線へ出力して転
送させる出力レジスタと、前記入力レジスタに前記並列
データが入力されたとき、前記並列データを前記入力レ
ジスタから前記入力格納手段へ取り込むデータ抽出操
作、または前記並列データを前記入力レジスタから前記
出力レジスタへ転送させるデータ転送操作のいずれかを
実行し、前記出力格納手段に前記並列データが出力され
たとき、前記並列データを前記出力格納手段から前記出
力レジスタへ出力するデータ挿入操作を実行するデータ
抽出挿入回路と、前記入力格納手段、前記出力格納手
段、並直列変換手段、直並列変換手段および前記データ
抽出挿入回路を制御する制御手段とを備えることを特徴
とするバススイッチを提供する。

【００１８】この構成によれば、データ転送バス上から
モジュールにデータを転送する場合には、入力レジスタ
に格納され、読み出されデータが入力格納手段へ移送さ
れ、この入力格納手段からモジュールへ転送される。ま
た、モジュールからデータ転送バスへデータを転送する
場合には、まず出力格納手段に格納された後、出力レジ
スタへ移送され、この出力レジスタからデータ転送バス
へ送出される。このように、データ転送バスとのデータ
の送受がレジスタを介して行われるので、転送時のクロ
ックレートを速くすることが可能になる。また、データ
処理速度がデータ転送量に追従できないときでも、デー
タ転送速度を下げる必要がなくなる。

【００１９】本発明は、上記の目的を達成するため、第
４の特徴として、第１及び第２のデータ転送バスをブリ
ッジによって接続して前記第１及び第２のデータ転送バ
スの間でデータを転送するバススイッチシステムにおい
て、前記ブリッジは、前記第１のデータ転送バス上を転
送される所定のビット数の並列データを入力して保持す
る所定の並列ビット数の入力レジスタと、所定のビット
数の並列データを保持して前記第１のデータ転送バス上
へ出力して転送させる所定の並列ビット数の出力レジス
タと、前記入力レジスタに保持された前記並列データを
一時的に格納して所定のタイミングで前記第２のデータ
転送バスに接続された第１のブリッジ用レジスタへ出力
する入力格納手段と、前記第２のデータ転送バスに接続
された第２のブリッジ用レジスタから出力されたデータ
を一時的に格納して所定のタイミングで前記出力レジス
タに前記並列データとして出力する出力格納手段と、前
記入力レジスタから前記入力格納手段への前記並列デー
タの出力、前記出力格納手段から前記出力レジスタへの
前記並列データの出力、前記入力レジスタから前記出力
レジスタへの前記並列データの出力、および前記第２の
ブリッジ用レジスタから前記第１のブリッジ用レジスタ
への前記並列データの出力を制御する制御手段を備えた
ことを特徴とするバススイッチシステムを提供する。

【００２０】この構成によれば、第１のデータ転送バス
から第２のデータ転送バスへデータを転送する場合に
は、ブリッジの入力レジスタに格納後、その出力データ
が入力格納手段へ移送され、さらに入力格納手段から第
１のブリッジ用レジスタへ移送後、第２のデータ転送バ
スへ転送される。また、第２のデータ転送バスから第１
のデータ転送バスへデータを転送する場合には、第１の
ブリッジ用レジスタに取り込んだ後、出力格納手段へ送
られ、さらに出力レジスタへ移送され、この出力レジス
タから第１のデータ転送バスへ送出される。このよう
に、第１および第２のデータ転送バスとの間のデータの
送受がレジスタを介して行われるので、転送時のクロッ
クレートを速くすることが可能になり、第１のデータ転
送バス上に繋がるモジュール数が多くなっても転送速度
は低下しない。また、第１のデータ転送バスに繋がるモ
ジュール数に限界が生じても、任意の数のバスを相互接
続できるため、１つの大きなリング状のバスを形成する
のと同様の状態を形成でき、転送速度の低下、転送帯域
の低下は生じない。

【００２１】本発明は、上記の目的を達成するため、第
５の特徴として、演算回路、送受信回路等のモジュール
からアダプタを介して抽出および挿入されるデータを転
送する第１および第２のデータ転送バスをブリッジによ
って接続したバススイッチシステムにおいて、前記アダ
プタは、前記第１のデータ転送バス上を転送される所定
のビット数の並列データを入力して保持する所定の並列
ビット数の第１の入力レジスタと、所定のビット数の並
列データを保持して前記第１のデータ転送バス上へ出力
して転送させる所定の並列ビット数の第１の出力レジス
タと、前記第１の入力レジスタに保持された前記並列デ
ータを一時的に格納して所定のタイミングで前記モジュ
ールへ出力する第１の入力格納手段と、前記モジュール
から出力されたデータを一時的に格納して所定のタイミ
ングで前記第１の出力レジスタに前記並列データとして
出力する第１の出力格納手段と、前記第１の入力レジス
タから前記第１の入力格納手段への前記並列データの出
力、前記第１の出力格納手段から前記第１の出力レジス
タへの前記並列データの出力および前記第１の入力レジ
スタから前記第１の出力レジスタへの前記並列データの
出力を制御する第１の制御手段を備え、前記ブリッジ
は、前記第１のデータ転送バス上を転送される所定のビ
ット数の並列データを入力して保持する所定の並列ビッ
ト数の第２の入力レジスタと、所定のビット数の並列デ
ータを保持して前記第１のデータ転送バス上へ出力して
転送させる所定の並列ビット数の第２の出力レジスタ
と、前記第２の入力レジスタに保持された前記並列デー
タを一時的に格納して所定のタイミングで前記第２のデ
ータ転送バスに接続された第１のブリッジ用レジスタへ
出力する第２の入力格納手段と、前記第２のデータ転送
バスに接続された第２のブリッジ用レジスタから出力さ
れたデータを一時的に格納して所定のタイミングで前記
第２の出力レジスタに前記並列データとして出力する第
２の出力格納手段と、前記第２の入力レジスタから前記
第２の入力格納手段への前記並列データの出力、前記第
２の出力格納手段から前記第２の出力レジスタへの前記
並列データの出力、前記第１の入力レジスタから前記第
２の出力レジスタへの前記並列データの出力、および前
記第２のブリッジ用レジスタから前記第１のブリッジ用
レジスタへの前記並列データの出力を制御する第２の制
御手段を備えることを特徴とするバススイッチシステム
を提供する。

【００２２】この構成によれば、アダプタにおいては、
第１のデータ転送バス上からモジュールへデータを転送
する場合には、第１の入力レジスタに格納後、第１の入
力格納手段へ移送され、この第１の入力格納手段からモ
ジュールへ転送される。また、モジュールから第１のデ
ータ転送バスへデータを転送する場合には、入力データ
は第１の出力格納手段に格納された後、第１の出力レジ
スタへ移送され、この第１の出力レジスタからデータ転
送バスへ送出される。また、ブリッジにおいては、第１
のデータ転送バスから第２のデータ転送バスへデータを
転送する場合、第２の入力レジスタに格納後、その出力
データが第２の入力格納手段へ移送され、さらに第２の
入力格納手段から第１のブリッジ用レジスタへ移送後、
第２のデータ転送バスへ転送される。また、第２のデー
タ転送バスから第１のデータ転送バスへデータを転送す
る場合、第１のブリッジ用レジスタに取り込んだ後、第
２の出力格納手段へ送られ、さらに第２の出力レジスタ
へ移送され、この第２の出力レジスタから第１のデータ
転送バスへ送出される。以上のように、第１のデータ転
送バス上におけるデータ伝送、および第１のデータ転送
バスと第２のデータ転送バスとの間のデータ転送がレジ
スタを介して行われるので、転送時のクロックレートを
速くすることが可能になり、第１のデータ転送バス上に
繋がるモジュール数が多くなっても転送速度は低下しな
いし、複数のバスとの間でデータ転送を行っても転送速
度は低下しない。また、第１のデータ転送バスに繋がる
モジュール数に限界が生じても、任意の数のバスを相互
接続できるため、１つの大きなリング状のバスを形成す
るのと同じ状態を形成でき、転送速度の低下、転送帯域
の低下は生じない。そして、データ処理速度がデータ転
送量に追従できないときでも、データ転送速度を下げる
必要がなくなる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明のバススイッチシス
テムを示す。バススイッチ１０とバススイッチ２０は同
一構成であり、両者を接続するためのバス３０を介して
接続されている。バススイッチ１０は、バスとしてのリ
ング状のバス１１（第１のデータ転送バス）、このバス
１１内に直列に挿入されたアダプタ１２ａ，１２ｂ，１
２ｃ、バス１１とバス３０（第２のデータ転送バス）を
接続するブリッジ（ｂｒｉｄｇｅ）１３、アダプタ（ａ
ｄａｐｔｅｒ）１２ａ〜１２ｃのそれぞれに接続された
Ｉ／Ｏポート１４ａ，１４ｂ，１４ｃ（またはモジュー
ル）を備えて構成されている。同様に、バススイッチ２
０は、リング状のバス２１、このバス２１内に挿入され
たアダプタ２２ａ，２２ｂ，２２ｃ、バス２１とバス３
０を接続するブリッジ２３、アダプタ２２ａ〜２２ｃの
それぞれに接続されたＩ／Ｏポート２４ａ，２４ｂ，２
４ｃを備えて構成されている。Ｉ／Ｏポート１４ａ〜１
４ｃおよびＩ／Ｏポート２４ａ〜２４ｃのそれぞれに
は、図示しない各種の端末装置、イーサネットスイッチ
（またはイーサネットハブ）、ルータ、ＣＰＵを用いた
演算処理ユニット等が接続される。

【００２４】ブリッジ１３とブリッジ２３、およびアダ
プタ１２ａ〜１２ｃとアダプタ２２ａ〜２２ｃは同一構
成である。さらに、アダプタ１２ａ〜１２ｃとアダプタ
２２ａ〜２２ｃも同一構成である。また、リング状のバ
ス１１，２１は、例えば３２ビット幅のデータを伝送す
る場合には３２本の伝送線により構成されている。その
全長は、ケーブル等による布線を必要とする長さを持っ
ていてもよいし、１つのＬＳＩの中に配線パターンによ
り形成されるほど短いものであってもよい。この場合、
バスは配線パターンで形成される。ＬＳＩの中に構成さ
れるバス１１，２１の場合、バススイッチ１０，２０を
構成する全ての回路が同じＬＳＩの中に組み込まれる。
また、バス３０も、ＬＳＩ間を結ぶ程度の短さでもよい
し、同軸ケーブル等を伝送線に用いた数十ｍを越える長
さであってもよい。バス３０のビット幅は、バス１１，
２１のビット幅と同一になる。

【００２５】アダプタ１２ａ〜１２ｃ，２２ａ〜２２ｃ
のそれぞれは、その入力端および出力端に入力レジスタ
１０１ａ〜１０１ｆおよび出力レジスタ１０３ａ〜１０
３ｆを備えている。また、ブリッジ１３，２３も入力端
に入力レジスタ２０１ａ，２０１ｂを備え、出力端に出
力レジスタ２０３ａ，２０３ｂを備えている。レジスタ
１０１ａ〜１０１ｆ，１０３ａ〜１０３ｆ，２０１ａ，
２０１ｂ，および２０３ａ，２０３ｂは、幅が３２ビッ
ト、長さが８ワード（８×３２ビット＝２５６ビット）
のフリップフロップによって構成されている。以下、便
宜上、１システムクロックによって各レジスタに格納さ
れていた全データが出力され、また、バス上のデータが
各レジスタに全長にわたって格納されるものとして説明
するが、実際には、各レジスタのデータを入出力するた
めには、２５６のシフトクロックが必要である。

【００２６】図２は本発明のアダプタを示す。アダプタ
１２ａ〜１２ｃおよびアダプタ２２ａ〜２２ｃは同一構
成である。したがって、図２においては、アダプタ１２
ａの構成についてのみを、アダプタ１２として図示およ
び説明する。アダプタ１２は、入力レジスタ１０１、セ
レクタ１０２、出力レジスタ１０３、ヘッダ削除回路１
０４、入力用ＦＩＦＯメモリ１０５（入力格納手段）、
Ｐ／Ｓ（パラレル／シリアル）変換回路１０６、ＦＩＦ
Ｏコントローラ１０７、データ抽出挿入回路１０８、Ｓ
／Ｐ（シリアル／パラレル）変換回路１０９、出力用Ｆ
ＩＦＯメモリ１１０（出力格納手段）、ヘッダ付加回路
１１１、およびＦＩＦＯコントローラ１１２を備えて構
成されている。図中、入力レジスタ１０１〜ＦＩＦＯコ
ントローラ１０７の回路構成がバス１１からＩ／Ｏポー
ト１４へデータを転送する部分であり、Ｓ／Ｐ変換回路
１０９〜ＦＩＦＯコントローラ１１２の回路構成がＩ／
Ｏポート１４からバス１１へデータを転送する部分であ
る。ここで、図１のレジスタと図２のレジスタの関係に
ついて説明すると、図１の入力レジスタ１０１ａ〜１０
１ｆが図２の入力レジスタ１０１に、出力レジスタ１０
３ａ〜１０３ｆが出力レジスタ１０３に相当する。

【００２７】入力レジスタ１０１、セレクタ１０２、お
よび出力レジスタ１０３はバス１１の途中に挿入され
る。入力レジスタ１０１は、入力されたデータを保持
し、出力レジスタ１０３はセレクタ１０２からのデータ
を保持し、これをバス１１へ送出する。セレクタ１０２
は、一方の入力端子に入力レジスタ１０１からのデータ
が入力され、他方の入力端子にはヘッダ付加回路１１１
からの情報（ヘッダ＋データ）が入力される。ヘッダ削
除回路１０４は、入力レジスタ１０１からのデータの先
頭に付加されていたヘッダを削除する。入力用ＦＩＦＯ
メモリ１０５は送信待ち合わせ用であり、ヘッダ削除回
路１０４からのデータをファーストイン・ファーストア
ウトによって書き込みを行う。Ｐ／Ｓ変換回路１０６
は、バス１１上のパラレルデータ（ここでは３２ビッ
ト）をＩ／Ｏポート１４で用いているシリアルデータに
変換する。ＦＩＦＯコントローラ１０７および１１２
は、Ｉ／Ｏポート１４とバス１１の間の速度調整および
待ち合わせの制御を行う。データ抽出挿入回路１０８
は、バス１１から入力されたデータがＩ／Ｏポート１４
へ転送すべきデータか否かを判定し、転送すべきである
ときにはＩ／Ｏポート１４へデータを転送させ、かつ、
Ｉ／Ｏポート１４からデータをバス１１へ送出するとき
に送出可能なタイムスロットへデータを挿入する。Ｓ／
Ｐ変換回路１０９は、Ｉ／Ｏポート１４上のシリアルデ
ータをバス１１上で通用するパラレルデータに変換す
る。出力用ＦＩＦＯメモリ１１０は送信待ち合わせ用に
用いられ、Ｓ／Ｐ変換回路１０９からのデータをファー
ストイン、ファーストアウトによる書き込みを行う。ヘ
ッダ付加回路１１１は、ヘッダを転送データの先頭に付
加するほか、データが無いときにはバス１１がフリー状
態にあることを示すフラグを含むヘッダを送出する。ま
た、ＦＩＦＯコントローラ１０７および１１２からは、
ＦＩＦＯメモリ内のデータが満杯状態にあるとき、現在
受け取れない旨をデータ送信元に知らせるためのバック
プレッシャ信号（ＢＰＳ）１０７ａ，１１２ａが前段の
隣接のアダプタ及び接続されているＩ／Ｏポートに出力
される。ＢＰＳは、バス１１に沿って配線される制御線
の１つである。

【００２８】図３は、本発明のブリッジを示す。ブリッ
ジ１３とブリッジ２３は同一構成であるので、ここでは
ブリッジ１３についてのみ図示ならびに説明する。図１
との関係において、入力レジスタ２０１ａ，２０１ｂが
入力レジスタ２０１に相当し、出力レジスタ２０３ａ，
２０３ｂは出力レジスタ２０３に相当する。

【００２９】ブリッジ１３は、入力レジスタ２０１、セ
レクタ２０２、出力レジスタ２０３、入力用ＦＩＦＯメ
モリ２０４（入力格納手段）、Ｐ／Ｓ変換回路２０５、
セレクタ２０６、出力レジスタ２０７、ＦＩＦＯコント
ローラ２０８、データ抽出挿入回路２０９、入力レジス
タ２１０、セレクタ２１１、宛て先確認回路２１２、出
力用ＦＩＦＯメモリ２１３（出力格納手段）、トークン
ゼネレータ（Token Generator ）２１４、およびＦＩＦ
Ｏコントローラ２１５を備えて構成されている。ここ
で、入力レジスタ２０１、入力用ＦＩＦＯメモリ２０
４、変換回路２０５、セレクタ２０６、出力レジスタ２
０７、およびＦＩＦＯコントローラ２０８から成る構成
が、バス１１からバス３０へデータを転送する部分であ
り、入力レジスタ２１０、セレクタ２１１、宛先確認回
路２１２、出力用ＦＩＦＯメモリ２１３、トークンゼネ
レータ２１４、ＦＩＦＯコントローラ２１５、セレクタ
２０２、および出力レジスタ２０３から成る構成が、バ
ス３０からバス１１へデータを転送する部分である。ま
た、入力レジスタ２０１、セレクタ２０２、出力レジス
タ２０３、データ抽出挿入回路２０９、およびトークン
ゼネレータ２１４から成る構成が、図示の左側のバス１
１から右側のバスへデータをパスさせる部分であり、入
力レジスタ２１０、セレクタ２１１、セレクタ２０６、
および出力レジスタ２０７から成る構成が、バス３０か
らバス３０へデータをパスさせる部分である。なお、レ
ジスタ２０１，２０３，２０７，２１０には、フリップ
フロップが用いられる。

【００３０】入力レジスタ２０１、セレクタ２０２、お
よび出力レジスタ２０３は直列接続にしてバス１１の途
中に挿入される。入力レジスタ２０１は入力されたデー
タを保持し、出力レジスタ２０３はセレクタ２０２から
のデータを保持し、これをバス１１へ送出する。セレク
タ２０２は、一方の入力端子に入力レジスタ２０１から
のデータが入力され、他方の入力端子にはトークンゼネ
レータ２１４を経由した出力用ＦＩＦＯ２１３からのデ
ータが入力される。

【００３１】入力レジスタ２０１はバス１１からのデー
タを保持し、入力用ＦＩＦＯメモリ２０４へ出力する。
入力用ＦＩＦＯメモリ２０４は、入力レジスタ２０１か
らのデータをファーストイン・ファーストアウトにより
書き込みを行う。トークンゼネレータ２０５は、後述す
る図１０および図１３のように、ブリッジの数が多くな
った場合、受信側のブリッジの１つを特定するために信
号を付加し、或いは、Ｉ／Ｏポートのアドレスからブリ
ッジを示すアドレスに書き換える処理を行う（転送先の
ブリッジが１つしか無い場合は、トークンゼネレータ２
０５による処理は不要である）。セレクタ２０６はトー
クンゼネレータ２０５を経由したデータ、またはセレク
タ２１１からのデータが入力される。出力レジスタ２０
７はセレクタ２０６からのデータを保持した後、これを
バス３０へ出力する。ＦＩＦＯコントローラ２０８およ
び２１５は、バス１１とバス３０の間の速度調整および
待ち合わせを行うためにＦＩＦＯメモリ２０４，２１３
を制御するほか、メモリ内にデータが満杯状態にあると
き、現在受け取れない旨をデータ送信元に知らせるため
のバックプレッシャ信号（ＢＰＳ）を前段の隣接のアダ
プタ及び接続相手のブリッジへ出力する。

【００３２】データ抽出挿入回路２０９は、バス１１か
ら入力されたデータがバス３０へ転送すべきデータか否
かを判定し、転送すべきであるときにはバス３０へデー
タを転送させ、かつ、バス３０からデータをバス１１へ
送出するときに送出可能なタイムスロットへデータを挿
入する。入力レジスタ２１０はバス３０からのデータを
保持した後、これをセレクタ２１１および宛て先確認回
路２１２へ出力する。セレクタ２１１は、入力されたデ
ータをデータ抽出挿入回路２０９の指示に従ってセレク
タ２０６または出力用ＦＩＦＯメモリ２１３へ出力す
る。セレクタ２０６が選択されたとき、バス３０からの
データはバス１１へは転送されず、バス３０に戻され
る。つまり、入力レジスタ２１０、出力レジスタ２０７
およびセレクタ２１１，２０６は、バイパス回路として
機能する。宛て先確認回路２１２は、ヘッダのフラグ
（ＥＸＴ ＦＬＧ）が立っているか否かを確認し、その
結果をＦＩＦＯコントローラ２１５へ出力する。出力用
ＦＩＦＯメモリ２１３は、ファーストイン・ファースト
アウトによりセレクタ２１１からのデータの書き込みを
行う。

【００３３】図４は、転送されるデータのフォーマット
を示す。図４において、１つのフレームは、ヘッダ（Ｈ
ｅａｄｅｒ）４０と、実際に転送されるデータ本体を示
すペイロード（Ｐａｙｌｏａｄ）５０より構成されてい
る。図の縦方向がビット幅（例えば、３２ビット）に相
当する。ヘッダ４０は、５つのフィールドから成り、ヘ
ッダを獲得できるか否か、すなわちビジー状態かフリー
状態かを示すフラグであるＢＦＦＬＧ４１、送信元を示
すＳｏｕｒｃｅ Ｐｏｒｔ４２、転送先を示すＤｅｓｔ
Ｐｏｒｔ４３、隣り合うバスに向けての転送を指示す
るＥＸＴ ＦＬＧ（フラグ）４４、転送するデータの長
さを示すＬｅｎｇｔｈ４５より構成される。データを転
送する際、送信側は必ずヘッダ４０をフレームの先頭に
付け、このヘッダ４０に続けて転送すべきデータが送ら
れる。この様にすることにより、受信側では、ヘッダ４
０の部分を解釈することにより、自分のところに送られ
てきたデータか否かを知ることができる。なお、バス１
１，２１，３０上には、データを転送していないとき、
ＢＦＦＬＧ４１がフリー状態にセットされたヘッダ４０
のみがレジスタ間に転送されている。

【００３４】ここで、図１のバススイッチにおけるデー
タの流れ、及びバススイッチ間のデータの流れについて
説明する。 （ｉ）バススイッチ１０のバス１１上のデータの流れ。
ここでは、Ｉ／Ｏポート１４ａからＩ／Ｏポート１４ｃ
へデータを送信するものとする。この時点で、バス１１
上にはいずれのＩ／Ｏポートからもデータの送受信が行
われていないものとする。この状態では、バス１１上に
は、Ｐａｙｌｏａｄ５０を有しない図４の内容のヘッダ
４０（ＢＦＦＬＧ４１はフリー状態）のみがシステムク
ロックのサイクルで周回している（Ｐａｙｌｏａｄ５０
が抜けた部分は、無信号状態になる）。まず、アダプタ
１２ａは、Ｉ／Ｏポート１４ａからのシリアルデータを
パラレルデータに変換後、アダプタ１２ａにバス１１か
ら取り込んだヘッダ４０のＢＦＦＬＧ４１をフリー状態
からビジー状態に変更後、このヘッダ４０をＩ／Ｏポー
ト１４ａからのデータの先頭に付加して出力レジスタ１
０３ａからバス１１へ送出する。このとき、ブリッジ１
３の入力レジスタ２０１に転送データが格納される。こ
の転送に先立って、ヘッダ４０は、Ｓｏｕｒｃｅ Ｐｏ
ｒｔ４２にＩ／Ｏポート１４ａのアドレス１Ａを指定
し、ＤｅｓｔＰｏｒｔ４３にＩ／Ｏポート１４ｃのアド
レス３Ａを指定する。アダプタ１２ａによりヘッダ４０
が付加されたデータは、バス１１を介してブリッジ１３
へ伝送される。この伝送タイミングに同期して、Ｉ／Ｏ
ポート１４ｂ，１４ｃはデータの送受信を行っていない
ものとする。この状態では、バス１１上には、Ｐａｙｌ
ｏａｄ５０を持たないヘッダ４０（ＢＦＦＬＧ４１はフ
リー状態にセット）が出力レジスタ１０３ｂ，１０３ｃ
からバス１１へ出力される。出力レジスタ１０３ａから
バス１１を介してブリッジ１３の入力レジスタ２０１ａ
に格納された転送データは、次のシステムクロックのと
きに出力レジスタ２０３ａに格納され、その次のシステ
ムクロックのときにバス１１を介してアダプタ１２ｃの
入力レジスタ１０１ｃに格納される。こうして、バスス
イッチ１０上のバス１１において、Ｐａｙｌｏａｄ５０
を持ったヘッダ４０はシステムクロックが更新される毎
にアダプタ及びブリッジの出力レジスタを通過してい
く。ここでは、ブリッジ１３はバス１１へ送り出すのみ
の転送動作となる。データを受信したアダプタ１２ｃ
は、データに付加されていたヘッダ４０を削除し、デー
タのみをシリアル信号に変換してＩ／Ｏポート１４ｃへ
送出する。

【００３５】このデータ転送によると、アダプタ１２ａ
から出力されたヘッダ付きデータと、アダプタ１２ｂか
ら出力されたヘッダ（データ無し）の間には、各アダプ
タの入出力レジスタのビット長（例えば、８ワード＝８
×３２ビット長）の間隔があり、また、アダプタ１２
ｂ，１２ｃから出力されたヘッダ（データ無し）の間に
は、各アダプタの入出力レジスタのビット長とＰａｙｌ
ｏａｄ５０のビット長の和の間隔がある。

【００３６】（ii）バススイッチ間のデータの流れ。次
に、バス３０を介してバススイッチ１０からバススイッ
チ２０へデータを伝送する場合について説明する。例え
ば、バススイッチ１０のＩ／Ｏポート１４ａからバスス
イッチ２０のＩ／Ｏポート２４ｃへデータを送信する場
合、Ｉ／Ｏポート１４ａ→バス１１→ブリッジ１３の経
路で送られてきたデータは、ブリッジ１３の入力レジス
タ２０１ａに格納される。ついで、次のシステムクロッ
クのタイミングでデータが入力レジスタ２０１ａからバ
ス３０へ送出される。以下、逆の手順で、ブリッジ２３
→バス２１→アダプタ２２ａ→２２ｂ→２２ｃの経路を
経て→Ｉ／Ｏポート２４ｃにデータが伝送される。

【００３７】(iii) 上記（ｉ）のデータ転送の変形例。
上記（ｉ）のデータ転送によると、バススイッチ１０の
アダプタ１２ａ，１２ｂ，１２ｃの入出力レジスタ１０
１ａ〜１０１ｃ，１０３ａ〜１０３ｃ，およびブリッジ
１３の入出力レジスタ２０１ａ，２０３ａの８つのレジ
スタは、転送データの間に上記（ｉ）で述べた間隔が存
在するので、どのタイミングを取っても転送データを格
納していない幾つかのレジスタを含んでいる。このよう
なデータ転送形式の変形例として、８つのレジスタがど
のタイミングにおいても転送データを格納しており、あ
たかも８つのレジスタがリング状にシフトレジスタを構
成するようにして転送データを循環させてもよい。これ
によって、データの転送効率を更に向上させることがで
きる。

【００３８】図５（ａ）は、上記したリング状のシフト
レジスタの構成を示し、８つのレジスタ１０３ａ，１０
１ａ，１０３ｂ，１０１ｂ，１０３ｃ，１０１ｃ，２０
１ａ，２０３ａは、ヘッダ付きデータＡ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈを格納し、シフトクロックに基づいて各
データを循環させる。図５（ｂ）は、バススイッチ１０
の変形例を示し、アダプタ１２ａ，１２ｂ，１２ｃ，お
よびブリッジ１３から入出力レジスタ１０１ａ〜１０１
ｃ，１０３ａ〜１０３ｃ，および２０１ａ，２０３ａを
省き、その代りに、アダプタ１２ａ，１２ｂ，１２ｃ間
およびアダプタ１２ａ，１２ｃとブリッジ１３の間のバ
ス１１に、３２ビット×８ワードの転送レジスタ（１０
３Ａ，１０３Ｂ，１０３Ｃのみ図示）を挿入している。
この構成によると、各アダプタ間およびアダプタとブリ
ッジの間のデータ転送を１クロックサイクルで行うこと
ができる。これによって、転送開始から終了までの遅延
を小さく抑えることができる。更に、他の変形例とし
て、この転送レジスタを省き、各アダプタおよびブリッ
ジにおいて、入力レジスタあるいは出力レジスタの何れ
か１つのレジスタだけを配置し、この１つのレジスタを
転送レジスタとして使用すれば、同じ効果を得ることが
できる。

【００３９】次に、図２のアダプタ及び図３のブリッジ
の各部の動作の詳細について、図１のバススイッチ１０
のＩ／Ｏポート１４ｃからバス３０を介してバススイッ
チ２０のＩ／Ｏポート２４ｂへデータ転送を行う場合に
ついて説明する。図６はアダプタの動作説明を示す。ま
た、図７は送信側のブリッジにおける動作を示し、図８
は受信側のブリッジにおける動作を示す。図６〜図８、
および図１〜図４を参照して、以下に本発明のバススイ
ッチの動作を説明する。なお、以下において、バス１１
と２１、及びバス３０は、最初にフリー状態にあるもの
とする。

【００４０】Ｉ／Ｏポート１４ａ，１４ｂ，１４ｃに
は、それぞれを識別するためのアドレス１Ａ，２Ａ，３
Ａが指定されている。同様に、Ｉ／Ｏポート２４ａ，２
４ｂ，２４ｃには、それぞれを識別するためのアドレス
１Ｂ，２Ｂ，３Ｂが指定されている。

【００４１】Ｉ／Ｏポート１４ｃからＩ／Ｏポート１４
ａへデータを転送する場合、Ｉ／Ｏポート１４ｃに接続
された端末装置等（図示せず）→Ｉ／Ｏポート１４ｃの
経路により、転送すべきデータがアダプタ１２ｃに入力
される（ステップ６０１）。アダプタ１２ｃでは、図２
に示すように、Ｉ／Ｏポート１４（図１においては１４
ｃ）からのデータがＳ／Ｐ変換回路１０９に取り込ま
れ、バス１１で用いることのできるパラレルデータに変
換される（ステップ６０２）。変換されたパラレルデー
タは、送信待ち合わせ用の出力用ＦＩＦＯメモリ１１０
に蓄えられる（ステップ６０３）。一方、上流のアダプ
タからのヘッダを入力レジスタ１０１が受信すると、デ
ータ抽出挿入回路１０８によりＢＦＦＬＧ４１がビジー
状態かフリー状態かのチエックが行われる（ステップ６
０４）。ＢＦＦＬＧ４１がフリー状態にあるとき（ステ
ップ６０５）、ヘッダ付加回路１１１はヘッダ４０のＢ
ＦＦＬＧ４１をフリー状態からビジー状態に変更し、Ｓ
ｏｕｒｃｅ Ｐｏｒｔ４２にアドレス３Ａをセットし、
Ｄｅｓｔ Ｐｏｒｔ４３に宛先Ｉ／Ｏポートを示すアド
レス２Ｂをセットし、Ｌｅｎｇｔｈ４５に転送すべきデ
ータの長さをセットし、更に、ＥＸＴ ＦＬＧ４４を立
てる（ステップ６０６）。こうして作成したヘッダ４０
は、セレクタ１０２がヘッダ付加回路１１１側に切り替
わった時点でヘッダ付加回路１１１から出力レジスタ１
０３へ出力され、これに続いて出力用Ｆ１ＦＯ１１０に
蓄えられていたデータを出力レジスタ１０３へ転送し、
さらにバス１１へ送出する（ステップ６０７）。このよ
うにして出力レジスタ１０３からバス１１へ送出された
データは、アダプタ１２ｂを経てアダプタ１２ａに到達
する（ステップ６０８）。

【００４２】図７および図３に示すように、ブリッジ１
３においては、バス１１の上流からのデータを入力レジ
スタ２０１で受信し（ステップ７０１）、これを保持す
る。データ抽出挿入回路２０９は、入力レジスタ２０１
で受信されたフラグの内のＥＸＴ ＦＬＧ４４をチエッ
クし、該フラグが立っていることを確認すると（ステッ
プ７０２）、入力レジスタ２０１内のデータを入力用Ｆ
ＩＦＯメモリ２０４へ格納する（ステップ７０３）。一
方、リングバス３０からのヘッダ４０を入力レジスタ２
１０で受信し、ヘッダ４０のＢＦＦＬＧ４１をデータ抽
出挿入回路２０９でチエックし、バス３０がフリー状態
にあることを確認すると（ステップ７０５）、バス１１
から受信したヘッダ付きのデータを入力用ＦＩＦＯメモ
リ２０４より読み出し、トークンゼネレータ２０５→セ
レクタ２０６→出力レジスタ２０７の経路でリングバス
３０へ送出する（ステップ７０６）。このとき、トーク
ンゼネレータ２０５によりブリッジ２３を転送先として
指定するため、Ｓｏｕｒｃｅ Ｐｏｒｔ４２の内容をＩ
／Ｏポート１４ｃのアドレス３Ａからブリッジ１３を示
すアドレス４Ａに書き換える。上記したように、ブリッ
ジ２３の他に転送先となるブリッジが存在しない場合に
は、この処理は不要である。

【００４３】また、入力用ＦＩＦＯメモリ２０４にデー
タが書き込まれた際、ＢＦＦＬＧ４１がフリー状態のヘ
ッダ４０がトークンゼネレータ２１４によって出力さ
れ、出力レジスタ２０３を経てバス１１へ送出する。こ
の様にすることで、アドレス３ＡのＩ／Ｏボート１４ｃ
から出力されたデータをアドレス４Ａのブリッジ１３が
受け取った時点で、バススイッチ１０内のバス１１はフ
リー状態になり、次の転送が可能になる。

【００４４】ブリッジ１３から出力されたデータは、バ
ススイッチ２０のブリッジ２３に受信される。このブリ
ッジ２３の動作について、図３の構成および図８のフロ
ーチャートにより説明する。まず、バス３０を介してブ
リッジ１３からデータを受信する（ステップ８０１）。
ヘッダ４０のＥＸＴ ＦＬＧ４４が立っているか否か
を、宛て先確認回路２１２により確認する（ステップ８
０２）。ＥＸＴ ＦＬＧ４４が立っていた場合、それを
出力用ＦＩＦＯメモリ２１３に書き込む（ステップ８０
３）。次に、データ抽出挿入回路２０９がバス２１を流
れているヘッダ４０を受信すると（ステップ８０４）、
データ抽出挿入回路２０９はＢＦＦＬＧ４１のチエック
を行う。ＢＦＦＬＧ４１のチエックにより、バス２１が
フリー状態であると判定された場合（ステップ８０
５）、出力用ＦＩＦＯメモリ２１３に蓄えられていたヘ
ッダ４０とデータが読み出され、これがバス２１へ送出
される（ステップ８０６）。このとき、トークンゼネレ
ータ２１４によって、ヘッダ４０のＳｏｕｒｃｅ Ｐｏ
ｒｔ４２をブリッジ２３のアドレス４ＢからＩ／Ｏポー
ト２４ｂのアドレス２Ｂに書き換える（なお、受けるブ
リッジが２３しかない場合には、この処理は不要であ
る）。また、ブリッジ１３のときと同様に、出力用ＦＩ
ＦＯメモリ２１３へのデータの受け取りが完了した時点
で、ＢＦＦＬＧ４１がフリーの状態になったヘッダ４０
をブリッジ間を接続しているバス３０へ送出する。この
ようにすることで、本来の目的地であるＩ／Ｏポート２
４ｂにデータが届く前に、ブリッジ間のバス３０を解放
することが可能になる。

【００４５】そして、バススイッチ２０のバス２１に出
力されたヘッダ４０とデータはアダプタ２２ａ→２２ｂ
の順でＩ／Ｏポート２４ｂに到達する。アダプタ２２ｂ
では、受信したヘッダ４０により自己宛の転送データで
あることを認識すると、受信したデータを引き取り、図
２に示した入力用ＦＩＦＯメモリ１０５に蓄える。そし
て、入力用ＦＩＦＯメモリ１０５から読み出したデータ
をＰ／Ｓ変換回路１０６でＩ／Ｏポート２４ｂで通用す
るシリアルデータに変換した後、Ｉ／Ｏポート２４ｂへ
送出する。この場合も、ブリッジ１３での動作と同様
に、出力用ＦＩＦＯメモリ２１３がデータを全て受け終
わると、ヘッダ４０のＢＦＦＬＧ４１をフリー状態に変
え、変更したヘッダ４０をバススイッチ２０のバス２１
へ送出する。以上のように、本発明によれば、３つのバ
ス１１，３０，２１を独立に動作させ、かつ、各々をブ
リッジングしてデータの転送を行うことができる。

【００４６】図９は本発明の第２の実施の形態を示すデ
ータフォーマットである。図９に示すように、ヘッダ６
０は４つのフィールドからなる。このヘッダ６０は、図
４に設けられていたＬｅｎｇｔｈ４５が無く、このＬｅ
ｎｇｔｈ４５に代えてＴｒａｉｌｅｒ（トレイラ）７０
がＰａｙｌｏａｄ（ペイロード）５０の次に設けられて
いる。このＴｒａｉｌｅｒ７０は、ＥＲ７１のフィール
ドとＡＬＮ７２のフィールドを有している。ＥＲ７１
は、転送データの有効性を示している。例えば、転送の
途中で何らかのエラーがあった場合、このＥＲ７１を使
って転送先に問題が有ったことを伝えることができる。
また、ＡＬＮ７２は、データがＰａｙｌｏａｄ５０の最
終ワードのどこまで詰まっているかを示している。例え
ば、３２ビット幅のバスの場合、４バイトの内のどこま
でが転送すべき有効データかを表している。

【００４７】第１の実施の形態では、送信すべき全ての
データが送信用のＦＩＦＯメモリに入力したときに判明
するデータの長さ（Ｌｅｎｇｔｈ）をヘッダに書き込ん
でいたため、送信用のＦＩＦＯメモリ上に転送すべきデ
ータが全て入力してから初めてデータの転送が開始され
ることになる。これに対し、第２の実施の形態では、送
信用のＦＩＦＯメモリにデータが到着すると、直ちにデ
ータの転送が開始される。これは、最終ワードまで転送
データを出し終わった時点で、それまでにエラーがなか
ったか否かと、最終ワードのデータの有効範囲を示すト
レーラ（Ｔｒａｉｌｅｒ７０）を付加することによって
可能になる。したがって、転送先のアダプタではヘッダ
４０のＬｅｎｇｔｈ４５が無くても、ＦＩＦＯメモリに
データが入力すると、直ちに転送を開始することができ
るので、有効なデータの範囲を知ることができる。ま
た、第２の実施の形態においては、第１の実施の形態に
比べ、転送遅延を小さく抑えることができる。また、各
送受信用のＦＩＦＯメモリにおいても、転送すべきデー
タを全て蓄える必要がなくなるので、ＦｌＦＯの記憶容
量を小さくすることができる。つまり、ハードウェアの
規模を小さくすることが可能になる。

【００４８】図１０は本発明のバススイッチシステムの
第３の実施の形態を示す。なお、図中、図１に示したＢ
ＰＳは図示を省略している。本実施の形態は、同一構成
の４つのバススイッチを用いて構成されている。すなわ
ち、図１に示したバススイッチ１０，２０に加えてバス
スイッチ８０，９０を用いている。したがって、図１０
においては、図１に示したと同一であるものには、同一
引用数字を用い、重複する説明を省略する。バススイッ
チ８０はバススイッチ１０と同一構成であり、バススイ
ッチ９０はバススイッチ２０と同一構成である。バス８
１はバス１１に相当し、アダプタ８２ａ，８２ｂ，８２
ｃはアダプタ１２ａ，１２ｂ，１２ｃに相当し、ブリッ
ジ８３はブリッジ１３に相当し、Ｉ／Ｏポート８４ａ，
８４ｂ，８４ｃはＩ／Ｏポート１４ａ，１４ｂ，１４ｃ
に相当する。バス９１はバス２１に相当し、アダプタ９
２ａ，９２ｂ，９２ｃはアダプタ２２ａ，２２ｂ，２２
ｃに相当し、ブリッジ９３はブリッジ２３に相当し、Ｉ
／Ｏポート９４ａ，９４ｂ，９４ｃはＩ／Ｏポート２４
ａ，２４ｂ，２４ｃに相当する。ブリッジ１３，２３，
８３，および９３を１巡するようにリングバス３５が接
続されている。バススイッチ１０，２０，８０，９０
は、その１つに接続されたＩ／Ｏポートから他のバスス
イッチの指定したＩ／Ｏポートへデータを転送すること
ができる。ここで、Ｉ／Ｏポート８４ａ，８４ｂ，８４
ｃのアドレスを１Ｃ，２Ｃ，３Ｃ、Ｉ／Ｏポート９４
ａ，９４ｂ，９４ｃのアドレスを１Ｄ，２Ｄ，３Ｄとす
る。

【００４９】図１０の構成において、Ｉ／Ｏポート１４
ａ（アドレス１Ａ）からバススイッチ９０のＩ／Ｏポー
ト９４ｂ（アドレス２Ｄ）へデータを送信（転送）する
場合、バススイッチ１０のバス１１→ブリッジ１３→リ
ングバス３５→ブリッジ２３→リングバス３５→ブリッ
ジ９３を経由して目的とするＩ／Ｏポート９４ｂに到着
する。

【００５０】図１１は図１０の構成による第３の実施の
形態におけるデータフォーマットを示す。図１１のデー
タフォーマットは、その各々のリングバスにおいて、必
要とされるヘッダをアダプタ１２ａで予め準備してデー
タの先頭に付けている。つまり、３つのリングバスを通
る場合、ＥＸＴ ＦＬＧ４４の部分を除外した３つのヘ
ッダ６０ａ（ＢＦＦＬＧ４１ａ＋Ｓｏｕｒｃｅ Ｐｏｒ
ｔ４２ａ＋ＤｅｓｔＰｏｒｔ４３ａ＋Ｌｅｎｇｔｈ４５
ａ），６０ｂ（ＢＦＦＬＧ４１ｂ＋Ｓｏｕｒｃｅ Ｐｏ
ｒｔ４２ｂ＋Ｄｅｓｔ Ｐｏｒｔ４３ｂ＋Ｌｅｎｇｔｈ
４５ｂ），６０ｃ（ＢＦＦＬＧ４１ｃ＋Ｓｏｕｒｃｅ
Ｐｏｒｔ４２ｃ＋Ｄｅｓｔ Ｐｏｒｔ４３ｃ＋Ｌｅｎｇ
ｔｈ４５ｃ）がデータの前に付くことになる（他のフォ
ーマット部分は図４と同一である）。なお、Ｉ／Ｏポー
トの全てにおいてデータ長が統一されていれば、Ｌｅｎ
ｇｔｈは１つで済み、Ｌｅｎｇｔｈ４５ｂ，４５ｃは省
略することができる。

【００５１】次に、本発明の第３の実施の形態の動作に
ついて説明する。アドレス１Ａからデータを転送する際
に３つのヘッダがデータの前に付けられて転送される。
ヘッダ６０ａの宛先がブリッジ１３を指定し、ヘッダ６
０ｂの宛先がバススイッチ９０のブリッジ９３を指定
し、ヘッダ６０ｃの宛先がアドレス２Ｄを指定してい
る。Ｉ／Ｏポート１４ａから送出されたデータは、ブリ
ッジ１３が目的地となっているので、ここでデータが引
き取られる。このとき、ヘッダ６０ａを除外して入力用
ＦＩＦＯメモリ１０５に書き込まれる。その後、ブリッ
ジ２３を経てリングバス３５に向けてデータが送出され
る。送出されたデータの宛先は、ヘッダ６０ｂの宛先で
あるブリッジ９３であるので、ブリッジ９３により受信
データが引き取られる。このとき、転送データが出力用
ＦＩＦＯメモリ２１３に書き込まれ、ヘッダ６０ｂが除
去される。そして、最後にアダプタ９２ｂを経てバス９
１に向けてデータが送出される。このときの宛先は、本
来の目的地であるアドレス２Ｄとなっているので、Ｉ／
Ｏポート９４ｂによりデータが引き取られる。

【００５２】仮に、図４のデータフォーマットで図１０
の構成のバススイッチ上でデータを転送しようとした場
合、ヘッダの中にあるＥＸＴ ＦＬＧ４４という識別子
を用いて隣りのバスとのブリッジングを行うか否かを制
御しているため、バススイッチ１０からブリッジ２３に
接続されたバスまでのデータ転送は問題なく行えるが、
どのブリッジが受け取るべきなのかが示していないた
め、バススイッチ２０，８０，９０の全てがデータを受
け取り、それぞれのバス２１，８１，９１に向けて転送
が行われる。しかし、宛先が存在するのはバス９１だけ
であり、宛先が存在していないバス２１，８１ではデー
タが引き取られないため、そのデータが永久にバス２
１，８１を周回することになる。

【００５３】そこで、１周して来たデータをブリッジ２
３，８３が廃棄すれば、永久にデータが周回するのを避
けることができる。ただし、本来ならば転送する必要の
ないバス２１，８１に向けてもデータを転送することに
なり、各バスの中に無駄なデータが流れるということは
転送効率を悪化させることになる。しかし、第３の実施
の形態では、目的地に着くまでのバスにのみデータが転
送されることになるので、第１の実施の形態に比べ、転
送効率が良くなる。

【００５４】図１２は、本発明の第４の実施の形態にお
けるデータフォーマットを示す。本実施の形態は、第２
の実施の形態と第３の実施の形態を組み合わせたもので
ある。すなわち、図４に示したヘッダ４０からＬｅｎｇ
ｔｈ４５を除去した構成の３つのＨｅａｄｅｒ（１）６
１ａ、Ｈｅａｄｅｒ（２）６１ｂ、Ｈｅａｄｅｒ（３）
６１ｃと、図８に示したＰａｙｌｏａｄ（ペイロード）
５０およびＴｒａｉｌｅｒ（トレイラ）７０を組み合わ
せたものである。ここで、ヘッダの数は、転送先に着く
までに通過するバスの数と同数にし、目的地に近いもの
ほど外側に配置される。Ｔｒａｉｌｅｒ７０は各ヘッダ
で共用が可能なので、１つだけでよい。第４の実施の形
態の特徴は、第２の実施の形態と第３の実施の形態の長
所を合わせ持ち、転送遅延を抑えつつ、余分なデータ転
送も抑えた高い転送効率を実現できることにある。

【００５５】図１３は本発明のバススイッチシステムの
第５の実施の形態を示す。なお、図中、図に示したＢＰ
Ｓは図示を省略している。本実施の形態は、図１０に示
したバススイッチ１０とバススイッチ８０をリングバス
３５ａでリング状に接続し、また、図１０に示したバス
スイッチ２０とバススイッチ９０をリングバス３５ｂで
リング状に接続し、リングバス３５ａとリングバス３５
ｂをブリッジ１００により接続した構成としている。な
お、ここでは、左右２台づつをブリッジ１００で接続す
るものとしたが、２個に限定されるものではなく、接続
されるＩ／Ｏポートの数に応じて任意の台数にすること
ができる。

【００５６】上記した第１の実施の形態では、Ｉ／Ｏポ
ートの数が増えていくと、各々のバスを繋いでいるブリ
ッジ間のバス３０に接続されるブリッジの数も増えるこ
とになり、ブリッジ間のバス３０の転送帯域が足りなく
なることが考えられる。しかし、図１３の構成によれ
ば、ブリッジ間のバスを階層構造にし、かつ、ブリッジ
間のバスも複数のリングバス３５ａ，３５ｂに細分化さ
れるため、Ｉ／Ｏポート数ならびに接続されるブリッジ
の数が増えても、１つのバススイッチ内のバスに接続さ
れ ・ダプタおよびＩ／Ｏポートの数はさほど増えない
ので、より効率的なデータの転送が可能になる。

【００５７】

【発明の効果】以上説明した通り、本発明のアダプタに
よれば、データ転送バス上に接続されたアダプタの入力
レジスタと出力レジスタが縦続接続されてシフトレジス
タを構成するため、１回のクロックサイクルで隣り合う
アダプタまでデータを転送すればよいので、転送時のク
ロックレートを速くすることができる。また、データの
転送方向が一方向であり、かつ制御手段により最適な入
出力制御が行われるので、データ転送の切り換え制御が
容易になる。さらに、入力レジスタおよび出力レジスタ
から取り込むデータを入力格納手段および出力格納手段
によって一時的に保持するため、モジュールの処理速度
に依存せず、あるいは待ち合わせ処理が行われるので、
データ転送速度を大にし、また効率的にデータを送出す
ることができる。そして、データ処理速度がデータ転送
量に追従できないときでも、データ転送速度を下げる必
要がなくなる。

【００５８】本発明のブリッジによれば、第１のデータ
転送バス上に接続された入力レジスタと出力レジスタが
縦続接続されてシフトレジスタを構成し、また、第２の
データ転送バス上に接続された第１および第２のブリッ
ジ用レジスタが縦続接続されたときにシフトレジスタを
構成するため、１回のクロックサイクルで隣り合うアダ
プタまたはブリッジまでデータを転送すればよいので、
転送時のクロックレートを速くすることができる。ま
た、データの転送方向が一方向であり、かつ制御手段に
より最適な入出力制御が行われるので、データ転送の切
り換え制御が容易になる。さらに、入力格納手段および
出力格納手段よりデータを保持してバス間の転送処理を
タイミング良く行うので、データの転送速度が高められ
るとともに効率的なデータ転送が可能になる。そして、
ブリッジおよび第２の転送バスを介して他のデータ転送
バスにモジュールを分散させることができるので、第１
のデータ転送バスに接続されるモジュール数が増えて
も、各モジュールの転送帯域は小さくならず、データ転
送速度の低下は生じない。また、データ処理速度がデー
タ転送量に追従できないときでも、データ転送速度を下
げる必要がなくなる。

【００５９】本発明のバススイッチによれば、バススイ
ッチのデータ転送バス上に接続されたアダプタの入力レ
ジスタと出力レジスタが縦続接続されてシフトレジスタ
を構成するため、１回のクロックサイクルで隣り合うア
ダプタまでデータを転送すればよいので、転送時のクロ
ックレートを速くすることができる。また、データの転
送方向が一方向であり、しかも制御手段により最適な入
出力制御が行われるので、データ転送の切り換え制御が
容易になる。さらに、入力レジスタおよび出力レジスタ
から取り込むデータを入力格納手段および出力格納手段
によって一時的に保持するため、モジュールの処理速度
に依存せず、あるいは待ち合わせ処理が行われるので、
データ転送速度を大にし、また効率的にデータを送出す
ることができる。そして、データ処理速度がデータ転送
量に追従できないときでも、データ転送速度を下げる必
要がなくなる。

【００６０】本発明のバススイッチシステムによれば、
そのブリッジが、第１のデータ転送バス上に接続された
入力レジスタと出力レジスタが縦続接続されてシフトレ
ジスタを構成し、また、第２のデータ転送バス上に接続
された第１および第２のブリッジ用レジスタが縦続接続
されたときにシフトレジスタを構成するため、１回のク
ロックサイクルで隣り合うアダプタまたはブリッジまで
データを転送すればよいので、転送時のクロックレート
を速くすることができる。また、データの転送方向が一
方向であり、しかも制御手段により最適な入出力制御が
行われるので、データ転送の切り換え制御が容易にな
る。さらに、入力格納手段および出力格納手段よりデー
タを保持してバス間の転送処理をタイミング良く行うの
で、データの転送速度が高められるとともに効率的なデ
ータ転送が可能になる。そして、ブリッジおよび第２の
転送バスを介して他のデータ転送バスにモジュールを分
散させることができるので、バスに接続されるモジュー
ル数が増えても、各モジュールの転送帯域は小さくなら
ず、バススイッチの総帯域が１つの第１のデータ転送バ
スに制限されることがなくなり、データ転送速度の低下
を招かない。そして、データ処理速度がデータ転送量に
追従できないときでも、データ転送速度を下げる必要が
なくなる。

【００６１】また、本発明のバススイッチシステムによ
れば、そのアダプタが、バススイッチのデータ転送バス
上に接続されたアダプタの第１の入力レジスタおよび第
１の出力レジスタが縦続接続されてシフトレジスタを構
成し、ブリッジにおいても、第１のデータ転送バス上に
接続された第２の入力レジスタと第２の出力レジスタが
縦続接続されてシフトレジスタを構成しているため、１
回のクロックサイクルで隣り合うアダプタまでデータを
転送すればよいので、転送時のクロックレートを速くす
ることができる。また、第１および第２のデータ転送バ
ス上のデータ転送方向は一方向であり、しかも第１およ
び第２の制御手段により最適な入出力制御が行われるの
で、データ転送の切り換え制御が容易になる。さらに、
第１および第２の入出力レジスタから取り込むデータを
第１および第２の入力格納手段により一時的に保持する
ため、モジュールの処理速度に依存しないでデータ転送
速度を大にすることができ、また、モジュールからのデ
ータを出力格納手段によって一時的に保持するため、第
１および第２のデータ転送バスの状況に合わせて効率的
にデータを送出することができる。さらに、第１のデー
タ転送バスに繋がるモジュール数に限界が生じてもブリ
ッジおよび第２のデータ転送バスを介して任意の数のバ
スを相互に接続できるため、転送速度を低下させること
なく、モジュールを任意の数に増設することができる。
そして、データ処理速度がデータ転送量に追従できない
ときでも、データ転送速度を下げる必要がなくなる。

【図面の簡単な説明】

【図１】本発明のバススイッチを示す接続図である。

【図２】本発明のアダプタの構成を示すブロック図であ
る。

【図３】本発明のブリッジの構成を示すブロック図であ
る。

【図４】本発明のバススイッチにおける場合のデータフ
ォーマットを示す構成図である。

【図５】バス上の複数のレジスタがリング状に接続され
ることにより構成されたシフトレジスタを示す模式図で
ある。

【図６】本発明のアダプタの動作を示すフローチャート
である。

【図７】本発明の送信側のブリッジの動作を示すフロー
チャートである。

【図８】本発明の受信側のブリッジの動作を示すフロー
チャートである。

【図９】本発明の第２の実施の形態におけるデータフォ
ーマットを示す構成図である。

【図１０】本発明の第３の実施の形態を示すブロック図
である。

【図１１】本発明の第３の実施の形態におけるデータフ
ォーマットを示す構成図である。

【図１２】本発明の第４の実施の形態におけるデータフ
ォーマットを示す構成図である。

【図１３】本発明のバススイッチの第５の実施の形態を
示すブロック図である。

【図１４】従来のデータ転送システムの構成を示す構成
図である。

【図１５】図１４のアダプタの詳細構成を示すブロック
図である。

【符号の説明】

１０，２０，８０，９０ バススイッチ １１，２１，３０ バス １２ａ〜１２ｃ，２２ａ〜２２ｃ アダプタ １３，２３，８３，９３，１００ ブリッジ １４，１４ａ〜１４ｃ，２４ａ〜２４ｃ Ｉ／Ｏポート ３５ａ，３５ｂ リングバス ４０，６０，６０ａ〜６０ｃ，６１ａ〜６１ｃ ヘッダ
（Ｈｅａｄｅｒ） ４１，４１ａ〜４１ｃ，４２，４２ａ〜４２ｃ フィー
ルド ４３，４３ａ〜４３ｃ，４４，４４ａ〜４４ｃ，７１，
７２ フィールド ５０ ペイロード（Ｐａｙｌｏａｄ） ７０ トレイラ（Ｔｒａｉｌｅｒ） ８２ａ〜８２ｃ，９２ａ〜９２ｃ アダプタ ８４ａ〜８４ｃ，９４ａ〜９４ｃ Ｉ／Ｏポート １０１，１０１ａ〜１０１ｆ，２０１，２０１ａ，２０
１ｂ 入力レジスタ １０３，１０３ａ〜１０３ｆ，２０３，２０３ａ，２０
３ｂ 出力レジスタ １０５，２０４，２１０ 入力用ＦＩＦＯメモリ １１０，２０７，２１３ 出力用ＦＩＦＯメモリ １０６ Ｐ／Ｓ変換回路 １０７，１１２，２０８，２１５ ＦＩＦＯコントロー
ラ １０８，２０９ データ抽出挿入回路 １０９ Ｓ／Ｐ変換回路 １１１ ヘッダ付加回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36 530 H04L 12/28 H04L 12/42 ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】２本以上の所定の数の伝送線によってデー
   タを並列に転送するデータ転送バスへのデータの挿入、
   および前記データ転送バスからのデータの抽出を行う演
   算回路または送受信回路等のモジュールを前記データ転
   送バスに接続するバススイッチ用アダプタにおいて、 前記データ転送バス上を前記伝送線によって転送される
   所定のビット数の並列データを入力して保持し、後述の
   ヘッダ削除手段に出力して後述の入力格納手段に格納す
   るか、または前記データ転送バスによって接続された後
   述のセレクタを介して後述の出力レジスタに転送する入
   力レジスタと、 前 記入力レジスタから出力される前記データの転送先等
   を記憶したヘッダを削除するヘッダ削除手段と、 前記ヘッダの削除された 並列データを一時的に格納して
   所定のタイミングで後述の並直列変換手段へ出力する入
   力格納手段と、 前記入力格納手段から出力された前記並列データを並直
   列変換して直列データとして前記モジュールに出力する
   並直列変換手段と、 前記モジュールから出力される直列データを直並列変換
   して並列データとして出力する直並列変換手段と、 前 記直並列変換手段から出力された前記並列データを一
   時的に格納して所定のタイミングで後述のヘッダ付加手
   段へ出力する出力格納手段と、 前記出力格納手段から出力された前記データに前記ヘッ
   ダを付加するヘッダ付加手段と、 前記ヘッダ付加手段、または前記入力レジスタのいずれ
   かの出力を選択するセレクタと、 前記セレクタの選択した前記 並列データを保持して前記
   データ転送バスを構成する前記伝送線へ出力して転送さ
   せる出力レジスタと、 前記入力レジスタに前記並列データが入力されたとき、
   前記並列データを 前記入力レジスタから前記入力格納手
   段へ取り込むデータ抽出操作、または前記並列データを
   前記入力レジスタから前記出力レジスタへ転送させるデ
   ータ転送操作のいずれかを実行し、前記出力格納手段に
   前記並列データが出力されたとき、前記 並列データを前
   記出力格納手段から前記出力レジスタへ出力するデータ
   挿入操作を実行するデータ抽出挿入回路と、 前記入力格納手段、前記出力格納手段、並直列変換手
   段、直並列変換手段および前記データ抽出挿入回路 を制
   御する制御手段とを備えたことを特徴とするバススイッ
   チ用アダプタ。
2. 【請求項２】 前記入力レジスタと前記出力レジスタ
   は、縦続接続されてシフトレジスタを構成し、前記入力
   格納手段および前記出力格納手段は、ＦＩＦＯメモリを
   用いて構成されていることを特徴とする請求項１記載の
   バススイッチ用アダプタ。
3. 【請求項３】前記データ抽出挿入回路は、前記入力格納
   手段へのデータの書き込みが終了したとき、前記ヘッダ
   に前記データ転送バスの状態を記憶するために設けたフ
   ラグをフリーに設定した前記データを前記データ転送バ
   スへ送出することを特徴とする請求項１記載のバススイ
   ッチ用アダプタ。
4. 【請求項４】前記データの長さを記憶する代わりに前記
   データの終わりに最終データ以前のデータについてのエ
   ラーの有無と前記最終データの有効範囲を記憶するトレ
   イラを設けて、前記入力格納手段に前記並列データが入
   力されると直ちに前記並直列変換手段を介して前記モジ
   ュールに前記並列データの出力を開始させ、前記出力格
   納手段に前記並列データが入力されると直ちに前記ヘッ
   ダ付加手段を介して前記出力レジスタに前記並列データ
   の出力を開始させることを特徴とする請求項１および請
   求項２記載のバススイッチ用アダプタ。
5. 【請求項５】 第１のデータ転送バス上を転送されるデ
   ータを抽出して第２のデータ転送バスへ取り込むデータ
   取り込み操作、前記第２のデータ転送バスから取り込ま
   れたデータを前記第１のデータ転送バス上へ挿入するデ
   ータ挿入操作、データの抽出および挿入を行わずに前記
   第１のデータ転送バス上でデータを転送させるデータ転
   送操作、および前記第２のデータ転送バスから取り込ま
   れたデータを前記第２のデータ転送バス上へ送り返すデ
   ータ送り返し操作から選択された１つの操作を実行する
   バススイッチ用ブリッジにおいて、前記第１のデータ転
   送バス上を転送される所定のビット数の並列データを入
   力して保持する所定の並列ビット数の入力レジスタと、
   所定のビット数の並列データを保持して前記第１のデー
   タ転送バス上へ出力して転送させる所定の並列ビット数
   の出力レジスタと、前記入力レジスタに保持された前記
   並列データを一時的に格納して所定のタイミングで前記
   第２のデータ転送バスに接続された第１のブリッジ用レ
   ジスタへ出力する入力格納手段と、前記第２のデータ転
   送バスに接続された第２のブリッジ用レジスタから出力
   されたデータを一時的に格納して所定のタイミングで前
   記出力レジスタに前記並列データとして出力する出力格
   納手段と、前記入力レジスタから前記入力格納手段への
   前記並列データの出力、前記出力格納手段から前記出力
   レジスタへの前記並列データの出力、前記入力レジスタ
   から前記出力レジスタへの前記並列データの出力、およ
   び前記第２のブリッジ用レジスタから前記第１のブリッ
   ジ用レジスタへの前記並列データの出力を制御する制御
   手段を備えたことを特徴とするバススイッチ用ブリッ
   ジ。
6. 【請求項６】 前記入力レジスタ、前記出力レジスタ、
   前記第１のブリッジ用レジスタ、および前記第２のブリ
   ッジ用レジスタは、フリップフロップを用いて構成さ
   れ、前記入力格納手段および前記出力格納手段は、ＦＩ
   ＦＯメモリを用いて構成されていることを特徴とする請
   求項５記載のバススイッチ用ブリッジ。
7. 【請求項７】２本以上の所定の数の伝送線によってデー
   タを並列に転送するデータ転送バスと、前記転送データ
   バスへのデータの挿入、および前記データ転送バスから
   のデータの抽出を行う演算回路または送受信回路等の複
   数のモジュールと、前記データ転送バスに前記モジュー
   ルをそれぞれ接続するアダプタを備えるバススイッチに
   おいて、 前記アダプタは、前記データ転送バス上を前記伝送線に
   よって転送される所定のビット数の並列データを入力し
   て保持し、後述のヘッダ削除手段に出力して後述の入力
   格納手段に格納するか、または前記データ転送バスによ
   って接続された後述のセレクタを介して後述の出力レジ
   スタに転送する入力レジスタと、 前 記入力レジスタから出力される前記データの転送先等
   を記憶したヘッダを削除するヘッダ削除手段と、 前記ヘッダの削除された 並列データを一時的に格納して
   所定のタイミングで後述の並直列変換手段へ出力する入
   力格納手段と、 前記入力格納手段から出力された前記並列データを並直
   列変換して直列データ として前記モジュールに出力する
   並直列変換手段と、 前記モジュールから出力される直列データを直並列変換
   して並列データとして出力する直並列変換手段と、 前 記直並列変換手段から出力された前記並列データを一
   時的に格納して所定のタイミングで後述のヘッダ付加手
   段へ出力する出力格納手段と、 前記出力格納手段から出力される前記データに前記ヘッ
   ダを付加するヘッダ付加手段と、 前記ヘッダ付加手段、または前記入力レジスタのいずれ
   かの出力を選択するセレクタと、 前記セレクタの選択した前記 並列データを保持して前記
   データ転送バスを構成する前記伝送線へ出力して転送さ
   せる出力レジスタと、 前記入力レジスタに前記並列データが入力されたとき、
   前記並列データを 前記入力レジスタから前記入力格納手
   段へ取り込むデータ抽出操作、または前記並列データを
   前記入力レジスタから前記出力レジスタへ転送させるデ
   ータ転送操作のいずれかを実行し、前記出力格納手段に
   前記並列データが出力されたとき、前記並列データを前
   記出力格納手段から前記出力レジスタへ出力するデータ
   挿入操作を実行するデータ抽出挿入回路と、 前記入力格納手段、前記出力格納手段、並直列変換手
   段、直並列変換手段および前記データ抽出挿入回路 を制
   御する制御手段とを備えることを特徴とするバススイッ
   チ。
8. 【請求項８】 前記データ抽出挿入回路は、前記入力格
   納手段へのデータの書き込みが終了したとき、前記デー
   タ転送バスがフリー状態であることを示すフラグを持っ
   たヘッダを前記データ転送バスへ送出することを特徴と
   する請求項７記載のバススイッチ。
9. 【請求項９】 前記アダプタは、前記入力レジスタと前
   記出力レジスタをそれぞれ有する複数のアダプタを含
   み、前記複数のアダプタは、前記データ転送バスを介し
   てリング状のシフトレジスタを構成するように配置さ
   れ、前記制御手段は、前記リング状のシフトレジスタの
   全長と等しい合計ビット長を有した複数のヘッダ付きデ
   ータを前記リング状のシフトレジスタ内でシフトさせる
   ことを特徴とする請求項７記載のバススイッチ。
10. 【請求項１０】 第１及び第２のデータ転送バスをブリ
    ッジによって接続して前記第１及び第２のデータ転送バ
    スの間でデータを転送するバススイッチシステムにおい
    て、前記ブリッジは、前記第１のデータ転送バス上を転
    送される所定のビット数の並列データを入力して保持す
    る所定の並列ビット数の入力レジスタと、所定のビット
    数の並列データを保持して前記第１のデータ転送バス上
    へ出力して転送させる所定の並列ビット数の出力レジス
    タと、前記入力レジスタに保持された前記並列データを
    一時的に格納して所定のタイミングで前記第２のデータ
    転送バスに接続された第１のブリッジ用レジスタへ出力
    する入力格納手段と、前記第２のデータ転送バスに接続
    された第２のブリッジ用レジスタから出力されたデータ
    を一時的に格納して所定のタイミングで前記出力レジス
    タに前記並列データとして出力する出力格納手段と、前
    記入力レジスタから前記入力格納手段への前記並列デー
    タの出力、前記出力格納手段から前記出力レジスタへの
    前記並列データの出力、前記入力レジスタから前記出力
    レジスタへの前記並列データの出力、および前記第２の
    ブリッジ用レジスタから前記第１のブリッジ用レジスタ
    への前記並列データの出力を制御する制御手段を備えた
    ことを特徴とするバススイッチシステム。
11. 【請求項１１】 前記制御手段は、前記入力格納手段お
    よび前記出力格納手段を制御するコントローラと、前記
    第１のデータ転送バスから前記第２のデータ転送バスへ
    のデータ転送が判定されたとき、前記第１のデータ転送
    バスから前記第２のデータ転送バスへデータを転送し、
    前記第２のデータ転送バスから前記第１のデータ転送バ
    スへのデータ転送、および前記第２のブリッジ用レジス
    タからのデータを第１のブリッジ用レジスタにパスさせ
    る制御を行うデータ抽出挿入回路を備えることを特徴と
    する請求項１０記載のバススイッチシステム。
12. 【請求項１２】 演算回路、送受信回路等のモジュール
    からアダプタを介して抽出および挿入されるデータを転
    送する第１および第２のデータ転送バスをブリッジによ
    って接続したバススイッチシステムにおいて、前記アダ
    プタは、前記第１のデータ転送バス上を転送される所定
    のビット数の並列データを入力して保持する所定の並列
    ビット数の第１の入力レジスタと、所定のビット数の並
    列データを保持して前記第１のデータ転送バス上へ出力
    して転送させる所定の並列ビット数の第１の出力レジス
    タと、前記第１の入力レジスタに保持された前記並列デ
    ータを一時的に格納して所定のタイミングで前記モジュ
    ールへ出力する第１の入力格納手段と、前記モジュール
    から出力されたデータを一時的に格納して所定のタイミ
    ングで前記第１の出力レジスタに前記並列データとして
    出力する第１の出力格納手段と、前記第１の入力レジス
    タから前記第１の入力格納手段への前記並列データの出
    力、前記第１の出力格納手段から前記第１の出力レジス
    タへの前記並列データの出力、および前記第１の入力レ
    ジスタから前記第１の出力レジスタへの前記並列データ
    の出力を制御する第１の制御手段を備え、前記ブリッジ
    は、前記第１のデータ転送バス上を転送される所定のビ
    ット数の並列データを入力して保持する所定の並列ビッ
    ト数の第２の入力レジスタと、所定のビット数の並列デ
    ータを保持して前記第１のデータ転送バス上へ出力して
    転送させる所定の並列ビット数の第２の出力レジスタ
    と、前記第２の入力レジスタに保持された前記並列デー
    タを一時的に格納して所定のタイミングで前記第２のデ
    ータ転送バスに接続された第１のブリッジ用レジスタへ
    出力する第２の入力格納手段と、前記第２のデータ転送
    バスに接続された第２のブリッジ用レジスタから出力さ
    れたデータを一時的に格納して所定のタイミングで前記
    第２の出力レジスタに前記並列データとして出力する第
    ２の出力格納手段と、前記第２の入力レジスタから前記
    第２の入力格納手段への前記並列データの出力、前記第
    ２の出力格納手段から前記第２の出力レジスタへの前記
    並列データの出力、前記第１の入力レジスタから前記第
    ２の出力レジスタへの前記並列データの出力、および前
    記第２のブリッジ用レジスタから前記第１のブリッジ用
    レジスタへの前記並列データの出力を制御する第２の制
    御手段を備えることを特徴とするバススイッチシステ
    ム。
13. 【請求項１３】 前記アダプタは、前記第１のバスがフ
    リー状態にあるかビジー状態にあるかを示すフィール
    ド、送信元を示すフィールド、転送先を示すフィール
    ド、隣り合うバスに向けての転送を指示するフィール
    ド、および転送するデータの長さを示すフィールドより
    構成されるヘッダをデータに付加するヘッダ付加手段を
    備えることを特徴とする請求項１２記載のバススイッチ
    システム。
14. 【請求項１４】 前記アダプタは、前記第１のバスがフ
    リー状態にあるかビジー状態にあるかを示すフィール
    ド、送信元を示すフィールド、転送先を示すフィール
    ド、隣り合うバスに向けての転送を指示するフィールド
    より構成される前記ヘッダを付加するヘッダ付加手段を
    備えることを特徴とする請求項１２記載のバススイッチ
    システム。
15. 【請求項１５】 前記アダプタは、転送されたデータの
    有効性や転送量を示すトレイラを前記データに付加する
    ヘッダ付加手段を備えることを特徴とする請求項１０記
    載のバススイッチシステム。
16. 【請求項１６】 前記アダプタと前記ブリッジにより構
    成されたバススイッチは、複数が用いられ、前記各バス
    スイッチのブリッジの相互間が前記第２のデータ転送バ
    スでリング状に接続されていることを特徴とする請求項
    １２記載のバススイッチシステム。
17. 【請求項１７】 前記ブリッジは、前記第２のデータ転
    送バスを１周してきたデータを破棄することを特徴とす
    る請求項１６記載のバススイッチシステム。
18. 【請求項１８】 前記アダプタは、データの送信元とし
    て動作するとき、転送先までに経由するバスの数と同数
    のヘッダを前記第１の出力格納手段からのデータに付加
    するヘッダ付加手段を備えることを特徴とする請求項１
    ２記載のバススイッチシステム。
19. 【請求項１９】 前記ヘッダは、前記第１のデータ転送
    バスがフリー状態にあるかビジー状態にあるかを示すフ
    ィールド、送信元を示すフィールド、転送先を示すフィ
    ールド、および転送するデータの長さを示すフィールド
    を備えた構成にすることを特徴とする請求項１６記載の
    バススイッチシステム。
20. 【請求項２０】 前記第２のバスは、１または複数の前
    記ブリッジを１つのグループとし、同様構成のグループ
    間に第２のブリッジが介挿されていることを特徴とする
    請求項１２記載のバススイッチシステム。