JPH01189224A - トライステート出力バッファ - Google Patents
トライステート出力バッファInfo
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- JPH01189224A JPH01189224A JP63012855A JP1285588A JPH01189224A JP H01189224 A JPH01189224 A JP H01189224A JP 63012855 A JP63012855 A JP 63012855A JP 1285588 A JP1285588 A JP 1285588A JP H01189224 A JPH01189224 A JP H01189224A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は、必要に応じて他の回路との結合または切離
し動作をすることができるトライステート出力バッファ
に係り、特にＣＭＯＳトランジスタを含む半導体集積回
路上に構成されるトライステート出力バッファに関する
ものである。 〔従来の技術〕 第４図は、例えば超ＬＳＩ設計（編著者 渡辺誠、出版
社 企画センター）に示されているトライステート出力
バッファと同形の回路図である。 図において、１１はデータ入力端子で、データＤの入力
端子となる。１２はイネーブル信号入力端子で、イネー
ブル信号Ｅの入力端子、１３は前記イネーブル信号入力
端子１２からの信号の反転信号を生成するインバータ、
１４は前記データＤおよびイネーブル信号Ｅを入力とす
るＮＡＮＤゲート、１５は前記データＤおよびインバー
タ１３の出力信号を人力とするＮＯＲゲート、１６は前
記ＮＡＮＤゲート１４の出力を人力とするＰチャネル型
ＭＯＳトランジスタ、１７は前記ＮＯＲゲート１５の出
力を人力とするＮチャネル型ＭＯＳトランジスタ、１８
は出力端子、Ｆは出力信号である。上記Ｐチャネル型Ｍ
ＯＳトランジスタ１６およびＮチャネル型ＭＯＳトラン
ジスタ１７により出力段を構成する。 次に動作について説明する。データ入力端子１１からは
データＤが入力され、イネーブル信号入力端子１２から
はイネーブル信号Ｅが人力される。イネーブル信号Ｅが
ｒＨＩ Ｇ Ｈ，となると、ＮＡＮＤゲート１４、ＮＯ
Ｒゲート１５は活性化され、データ入力端子１１からの
データＤに対しインバータとして作用する。 逆にイネーブル信号Ｅが ｒＬＯＷ、 のとき、ＮＡ
ＮＤゲート１４の出力は’［ＧＨ，に、ＮＯＲゲート１
５の出力は ｒＬＯＷ、になる。したが）て、Ｐチャネ
ル型ＭｏＳトランジスタ１６およびＮチャネル型ＭＯ３
）−ランジスタ１７はともに非導通状態となる。このと
き出力端子１８は高インピーダンス状態となり、他の回
路とは切離された状態となる。 一殻に、上記トライステート出力バッファをはじめとす
る論理ゲートの動作速度は、負荷容量とトランジスタの
オン抵抗の積に比例する。従来のトライステート出力バ
ッファの構成要素である２人力ＮＡＮＤゲート１４ある
いはＮＯＲゲート１５では、トランジスタの直列接続が
用いられているため、トランジスタのオン抵抗が大きく
なり、動作速度が遅くなる。そのため十分な動作速度を
得るためには２人力ＮＡＮＤゲート１４．２人力ＮＯＲ
ゲート１５の駆動能力を大きくする必要が生じ、トラン
ジスタサイズが大きくなる。 （発明が解決しようとする課題〕 従来のトライステート出力バッファは以上のように構成
されているので、動作速度向上のためのトランジスタサ
イズの拡大に伴い、半導体集積回路上のレイアウト面積
が増大するという問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、高速に動作し、しかもレイアウト面積の小さ
いトライステート出力バッファを得ることを目的とする
。 〔課題を解決するための手段〕 この発明に係るトライステート出力バッファは、イネー
ブル信号に応じて出力段を高インピーダンス状態にする
出力段状態選択手段と、この出力段状態選択手段が高イ
ンピーダンス状態を解除した場合にデータに基づいて出
力段の出力信号を制御するＣＭＯＳトランジスタとを設
けたものである。 （作用） この発明においては、出力段状態選択手段がイネーブル
信号に応じて出力段を高インピーダンス状態とし、この
出力段状態選択手段が高インピダンス状態を解除した場
合に、ＣＭＯＳトランジスタがデータに基づいて出力段
の出力信号を制御する。 〔実施例〕 以下、この発明の一実施例を図について説明する。 第１図において、第４図と同一符号は同一または相当部
分を示し、１，２は前記データＤの信号を伝達するトラ
ンスミッションゲート、３はＮチャネル型ＭＯ３）−ラ
ンジスタ１７からなるプルダウントランジスタ、４はＰ
チャネル型ＭｏＳトランジスタ１６からなるプルアップ
トランジスタ、５．６はインバータである。 この発明による出力段状態選択手段は、プルダウントラ
ンジスタ３およびプルアップトランジスタ４等から構成
され、イネーブル信号Ｅがｒ ＬＯＷ。 ならば出力段を高インピーダンス状態にする。この発明
によるＣＭＯＳトランジスタは、トランスミッションゲ
ート１，２に相当し、プルダウントランジスタ３および
プルアップトランジスタ４が出力段の高インピーダンス
状態を解除した場合に、データＤに基づいて出力段の出
力信号Ｆを制御する。 トランスミッションゲート１．２を構成するＮチャネル
型ＭＯＳトランジスタ１７のゲートには、イネーブル信
号入力端子１２が接続され、Ｐチャネル型ＭＯＳ）−ラ
ンジスタ１６のゲートには、インバータ１３を介してイ
ネーブル信号入力端子１２が接続されている。したがっ
て、イネーブル信号入力端子１２にｒＨＩＧＩｌ、が入
力されたときのみトランスミッションゲート１．２は導
通状態となる。 トランスミッションゲート１の出力は、プルダラントラ
ンジスタ３を介してグランドと接続されるとともに、イ
ンバータ５を介してＰチャネル型ＭＯＳトランジスタ１
６のゲートにも接続されている。 一方、トランスミッションゲート２の出力は、プルアッ
プトランジスタ４を介して電源と接続されるとともに、
インバータ６を介してＮチャネル型ＭＯＳ）−ランジス
タ１７とも接続されている。 プルダウントランジスタ３、プルアップトランジスタ４
のゲートにはそれぞれインバータ１３の出力信号、イネ
ーブル信号Ｅが人力される。 Ｐチャネル型ＭｏＳトランジスタ１６とＮチャネル型Ｍ
ＯＳトランジスタ１７は電源とグランドとの間に直列接
続され、出力信号ＦはＰチャネル型ＭＯＳトランジスタ
１６、Ｎチャネル型ＭＯＳトランジスタ１７の共有接点
から出力される。 次に、このように構成された出力バッファの動作につい
て説明する。 イネーブル信号入力端子１２には出力バッファのイネー
ブル信号Ｅが入力される。すなわちイネーブル信号Ｅが
非アクティブのときは、この出力バッファの出力端子１
８は高インピーダンス状態に保たれ、アクティブのとき
は本来の出力バッファとして働く。 たとえばイネーブル信号入力端子１２から、ｒＬＯＷＪ
が人力されたとき、すなわちイネーブル信号Ｅが非アク
ティブのとき、トランスミッションゲート１．２のＮチ
ャネル型ＭＯ３Ｉ−ランジスタ１７には’ＬＯＷ、が、
Ｐチャネル型ＭｏＳトランジスタ１６にはｒＨＩＧＨ，
が入力され、トランスミッションゲート１，２は非導通
となる。しかしプルダウントランジスタ３．プルアップ
トランジスタ４はそれぞれｒＨＩＧＨ，、ｒＬＯＷＪが
人力され両トランジスタ１６．１７とも導通状態となる
。このため、インバータ５，６の人力は、それぞれｒＬ
ＯＷ、 。 ’＋（［Ｈ，に保たれる。したがってＰチャネル型Ｍ○
Ｓトランジスタ１６およびＮチャネル型ＭＯＳトランジ
スタ１７には、それぞれｒＨＩＧＨＪ、 ｒＬＯＷ。 が入力され両トランジスタ１６．１７とも非導通状態、
すなわち出力端子１８は高インピーダンス状態となる。 一方、イネーブル信号入力端子１２からｒＨＩＧＨ。 が入力されたとき、すなわちイネーブル信号Ｅがアクテ
ィブのとき、トランスミッションゲート１．２は導通状
態となり、逆にプルダウントランジスタ３、プルアップ
トランジスタ４は非導通となる。トランスミッションゲ
ート１．２は導通状態であるため、インバータ５．６は
データ入力端子１１からの信号がそのまま入力される。 データ入力端子１１のデータＤがｒＨＩ Ｇ ＨＪなら
ば、Ｐチャネル型ＭＯＳトランジスタ１６は、インバー
タ５の出力であるｒＬＯＷ、が入力され、導通状態とな
り、出力端子１８の出力信号ＦはｒＨＩＧＨ。 となる。このとｅＮチャネル型ＭＯＳトランジスタ１７
はインバータ１３の出力ｒｔ、ｏｗ、が入力されている
ため、非導通となっている。 逆にデータ入力端子１１のデータＤがｒＬＯＷＪのとき
、Ｐチャネル型ＭＯＳトランジスタ１６、Ｎチャネル型
ＭＯＳトランジスタ１７にはともに「ＨＩＧＩ（、が入
力され、Ｐチャネル型ＭＯＳ）−ランジスタ１６は非導
通状態、Ｎチャネル型ＭＯＳトランジスタ１７は導通状
態となり、出力端子１８の出力信号ＦはｒＬＯＷ、
となる。 以上のように動作するこの発明のトライステート出力バ
ッファにおいては、イネーブル信号入力端子１２がｒＨ
ＩＧＨＪのとき、データ入力端子１１から人力されたデ
ータＤはトランスミッションゲート１→インバータ５→
Ｐチヤネル型ＭＯＳトランジスタ１６と、トランスミッ
ションゲート２→インバータ６→Ｎチヤネル型ＭＯＳト
ランジスタ１７の経路を伝般して出力される。 この伝般に要する遅延が従来例で示したトライステー１
〜出力バツフアにおけるＮＡＮＤゲート１４→Ｐチャネ
ル型ＭＯＳトランジスタ１６と、ＮＯＲゲート１５→Ｎ
チヤネル型ＭＯＳトランジスタ１７の伝般遅延よりも改
善されていることを示すため、回路シミュレータ５ＰＩ
ＣＥによるシミュレーション結果を下記に示す。 シミュレーション条件は、電源電圧Ｖ 、、＝ ５ Ｖ
。 温度２７°Ｃであり、トランジスタのゲート長はＰチャ
ネル、Ｎチャネルでそれぞれ１．５μｍ、１．３μｍを
用い、ゲート幅は第２図に示した値を用いた。 第２図（ａ）は、第１図に示したトライステート出力バ
ッファにおけるゲート幅を示す図、第２図（ｂ）は第４
図に示した従来のトライステート出力バッファにおける
ゲート幅を示す図である。 図中のＷｐ、ＷｎはそれぞれＰチャネル、Ｎチャネルの
ゲート幅を示している。 シミュレーションに用いたその他のパラメータはこの発
明と従来例で同じ値にした。なお最終段のＰおよびＮチ
ャネルＭＯ３）−ランラスタ１６．１７のサイズは従来
例とこの発明とも同じにし、出力負荷はともに１００Ｐ
Ｆを出力端子１８に付けた。 シミュレーションはイネーブル信号ＥをｒＨＩＧＨ。 に固定し、データＤの電位を０■から５ｖで振って遅延
時間を測定した。遅延時間の評価には人力が立ち上がり
■。Ｄ／２になってから出力が立ち上がりＶＤＤ／２と
なるまでに要する時間Ｔ’ｄＬＨと、人力が立ち下がり
■。ｏ／２になってから出力が立ち下がりＶｏｏ／２と
なるまでに要する時間Ｔ ｄＨＬを用いた。 第３図（ａ）はこの発明のトライステート出力バッファ
のシミュレーション結果を示す図、第３図（ｂ）は従来
例のシミュレーション結果を示す図である。 これらの図より、この発明のトライステート出力バッフ
ァではＴ、ＬＨ＝６．５ ｎ５ｅｃ、 Ｔｄ、し＝５．
７ｎｓｅｃであり、従来例のＴｄＬＨ＝９．２ ｎ５ｅ
ｃ、 Ｔａ＋ｎ。 ＝８．２ ｎ５ｅｃ にくらべＴｄＬｏで２ 、７
ｎ５ｅｃＳＴ ｄＨＬで２．５ ｎ５ｅｃ 速く動作
する。動作速度はトランジスタの駆動能力、すなわちト
ランジスタサイズに依存する。そこで、トライステート
出力バッファを構成するすべてのトランジスタのゲート
幅の総和を求めると、この発明におけるゲート幅総和は
１３９５μｍであり、従来例では１４０５μｍであった
。上記ゲート幅総和１３９５μｍは第２図（ａ）に示し
た構成要素のうち、この発明のトライステート出力バッ
ファの外部素子となるデータ入力端子１１のドライブ用
インバータおよびイネーブル信号入力端子１２のドライ
ブ用インバータ（ともに図示せず）とのゲート幅を除い
て算出したゲート幅の総和である。また、従来例のゲー
ト幅総和１４０５μｍは第２図（ｂ）に示した構成要素
のうち上記同様にデータ入力端子１１のドライブ用イン
バータおよびイネーブル信号入力端子１２とのゲート幅
を除き、ざらにＮＡＮＤゲート１４およびＮＯＲゲート
１５のゲート幅についてはそれぞれ２個使用しているＰ
およびＮチャネルトランジスタ（図示せず）の単体のゲ
ート幅を記載しているので、これらの２倍の値、すなわ
ちＮＡＮＤゲート１４のＷＰ＝９０ μｍ、 Ｗ、 ＝
３０μｍおよびＮＯＲゲート１５のＷＰ＝４０μｍ。 ＷＮ＝３０μｍを用いて算出したゲート幅の総和である
。したがって、この発明のトライステート出力バッファ
は従来例に示したものよりゲート幅の総和が小さいにも
かかわらず、すなわちレイアウト面積が小さいにもかか
わらず高速に動作することがわかる。 （発明の効果） この発明は以上説明したとおり、イネーブル信号に応じ
て出力段を高インピーダンス状態にする出力段状態選択
手段と、この出力段状態選択手段が高インピーダンス状
態を解除した場合にデータに基づいて出力段の出力信号
を制御するＣＭＯＳトランジスタとを設けたので、スイ
ッチング動作を高速にし、レイアウト面積を小さくする
ことができるという効果がある。
し動作をすることができるトライステート出力バッファ
に係り、特にＣＭＯＳトランジスタを含む半導体集積回
路上に構成されるトライステート出力バッファに関する
ものである。 〔従来の技術〕 第４図は、例えば超ＬＳＩ設計（編著者 渡辺誠、出版
社 企画センター）に示されているトライステート出力
バッファと同形の回路図である。 図において、１１はデータ入力端子で、データＤの入力
端子となる。１２はイネーブル信号入力端子で、イネー
ブル信号Ｅの入力端子、１３は前記イネーブル信号入力
端子１２からの信号の反転信号を生成するインバータ、
１４は前記データＤおよびイネーブル信号Ｅを入力とす
るＮＡＮＤゲート、１５は前記データＤおよびインバー
タ１３の出力信号を人力とするＮＯＲゲート、１６は前
記ＮＡＮＤゲート１４の出力を人力とするＰチャネル型
ＭＯＳトランジスタ、１７は前記ＮＯＲゲート１５の出
力を人力とするＮチャネル型ＭＯＳトランジスタ、１８
は出力端子、Ｆは出力信号である。上記Ｐチャネル型Ｍ
ＯＳトランジスタ１６およびＮチャネル型ＭＯＳトラン
ジスタ１７により出力段を構成する。 次に動作について説明する。データ入力端子１１からは
データＤが入力され、イネーブル信号入力端子１２から
はイネーブル信号Ｅが人力される。イネーブル信号Ｅが
ｒＨＩ Ｇ Ｈ，となると、ＮＡＮＤゲート１４、ＮＯ
Ｒゲート１５は活性化され、データ入力端子１１からの
データＤに対しインバータとして作用する。 逆にイネーブル信号Ｅが ｒＬＯＷ、 のとき、ＮＡ
ＮＤゲート１４の出力は’［ＧＨ，に、ＮＯＲゲート１
５の出力は ｒＬＯＷ、になる。したが）て、Ｐチャネ
ル型ＭｏＳトランジスタ１６およびＮチャネル型ＭＯ３
）−ランジスタ１７はともに非導通状態となる。このと
き出力端子１８は高インピーダンス状態となり、他の回
路とは切離された状態となる。 一殻に、上記トライステート出力バッファをはじめとす
る論理ゲートの動作速度は、負荷容量とトランジスタの
オン抵抗の積に比例する。従来のトライステート出力バ
ッファの構成要素である２人力ＮＡＮＤゲート１４ある
いはＮＯＲゲート１５では、トランジスタの直列接続が
用いられているため、トランジスタのオン抵抗が大きく
なり、動作速度が遅くなる。そのため十分な動作速度を
得るためには２人力ＮＡＮＤゲート１４．２人力ＮＯＲ
ゲート１５の駆動能力を大きくする必要が生じ、トラン
ジスタサイズが大きくなる。 （発明が解決しようとする課題〕 従来のトライステート出力バッファは以上のように構成
されているので、動作速度向上のためのトランジスタサ
イズの拡大に伴い、半導体集積回路上のレイアウト面積
が増大するという問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、高速に動作し、しかもレイアウト面積の小さ
いトライステート出力バッファを得ることを目的とする
。 〔課題を解決するための手段〕 この発明に係るトライステート出力バッファは、イネー
ブル信号に応じて出力段を高インピーダンス状態にする
出力段状態選択手段と、この出力段状態選択手段が高イ
ンピーダンス状態を解除した場合にデータに基づいて出
力段の出力信号を制御するＣＭＯＳトランジスタとを設
けたものである。 （作用） この発明においては、出力段状態選択手段がイネーブル
信号に応じて出力段を高インピーダンス状態とし、この
出力段状態選択手段が高インピダンス状態を解除した場
合に、ＣＭＯＳトランジスタがデータに基づいて出力段
の出力信号を制御する。 〔実施例〕 以下、この発明の一実施例を図について説明する。 第１図において、第４図と同一符号は同一または相当部
分を示し、１，２は前記データＤの信号を伝達するトラ
ンスミッションゲート、３はＮチャネル型ＭＯ３）−ラ
ンジスタ１７からなるプルダウントランジスタ、４はＰ
チャネル型ＭｏＳトランジスタ１６からなるプルアップ
トランジスタ、５．６はインバータである。 この発明による出力段状態選択手段は、プルダウントラ
ンジスタ３およびプルアップトランジスタ４等から構成
され、イネーブル信号Ｅがｒ ＬＯＷ。 ならば出力段を高インピーダンス状態にする。この発明
によるＣＭＯＳトランジスタは、トランスミッションゲ
ート１，２に相当し、プルダウントランジスタ３および
プルアップトランジスタ４が出力段の高インピーダンス
状態を解除した場合に、データＤに基づいて出力段の出
力信号Ｆを制御する。 トランスミッションゲート１．２を構成するＮチャネル
型ＭＯＳトランジスタ１７のゲートには、イネーブル信
号入力端子１２が接続され、Ｐチャネル型ＭＯＳ）−ラ
ンジスタ１６のゲートには、インバータ１３を介してイ
ネーブル信号入力端子１２が接続されている。したがっ
て、イネーブル信号入力端子１２にｒＨＩＧＩｌ、が入
力されたときのみトランスミッションゲート１．２は導
通状態となる。 トランスミッションゲート１の出力は、プルダラントラ
ンジスタ３を介してグランドと接続されるとともに、イ
ンバータ５を介してＰチャネル型ＭＯＳトランジスタ１
６のゲートにも接続されている。 一方、トランスミッションゲート２の出力は、プルアッ
プトランジスタ４を介して電源と接続されるとともに、
インバータ６を介してＮチャネル型ＭＯＳ）−ランジス
タ１７とも接続されている。 プルダウントランジスタ３、プルアップトランジスタ４
のゲートにはそれぞれインバータ１３の出力信号、イネ
ーブル信号Ｅが人力される。 Ｐチャネル型ＭｏＳトランジスタ１６とＮチャネル型Ｍ
ＯＳトランジスタ１７は電源とグランドとの間に直列接
続され、出力信号ＦはＰチャネル型ＭＯＳトランジスタ
１６、Ｎチャネル型ＭＯＳトランジスタ１７の共有接点
から出力される。 次に、このように構成された出力バッファの動作につい
て説明する。 イネーブル信号入力端子１２には出力バッファのイネー
ブル信号Ｅが入力される。すなわちイネーブル信号Ｅが
非アクティブのときは、この出力バッファの出力端子１
８は高インピーダンス状態に保たれ、アクティブのとき
は本来の出力バッファとして働く。 たとえばイネーブル信号入力端子１２から、ｒＬＯＷＪ
が人力されたとき、すなわちイネーブル信号Ｅが非アク
ティブのとき、トランスミッションゲート１．２のＮチ
ャネル型ＭＯ３Ｉ−ランジスタ１７には’ＬＯＷ、が、
Ｐチャネル型ＭｏＳトランジスタ１６にはｒＨＩＧＨ，
が入力され、トランスミッションゲート１，２は非導通
となる。しかしプルダウントランジスタ３．プルアップ
トランジスタ４はそれぞれｒＨＩＧＨ，、ｒＬＯＷＪが
人力され両トランジスタ１６．１７とも導通状態となる
。このため、インバータ５，６の人力は、それぞれｒＬ
ＯＷ、 。 ’＋（［Ｈ，に保たれる。したがってＰチャネル型Ｍ○
Ｓトランジスタ１６およびＮチャネル型ＭＯＳトランジ
スタ１７には、それぞれｒＨＩＧＨＪ、 ｒＬＯＷ。 が入力され両トランジスタ１６．１７とも非導通状態、
すなわち出力端子１８は高インピーダンス状態となる。 一方、イネーブル信号入力端子１２からｒＨＩＧＨ。 が入力されたとき、すなわちイネーブル信号Ｅがアクテ
ィブのとき、トランスミッションゲート１．２は導通状
態となり、逆にプルダウントランジスタ３、プルアップ
トランジスタ４は非導通となる。トランスミッションゲ
ート１．２は導通状態であるため、インバータ５．６は
データ入力端子１１からの信号がそのまま入力される。 データ入力端子１１のデータＤがｒＨＩ Ｇ ＨＪなら
ば、Ｐチャネル型ＭＯＳトランジスタ１６は、インバー
タ５の出力であるｒＬＯＷ、が入力され、導通状態とな
り、出力端子１８の出力信号ＦはｒＨＩＧＨ。 となる。このとｅＮチャネル型ＭＯＳトランジスタ１７
はインバータ１３の出力ｒｔ、ｏｗ、が入力されている
ため、非導通となっている。 逆にデータ入力端子１１のデータＤがｒＬＯＷＪのとき
、Ｐチャネル型ＭＯＳトランジスタ１６、Ｎチャネル型
ＭＯＳトランジスタ１７にはともに「ＨＩＧＩ（、が入
力され、Ｐチャネル型ＭＯＳ）−ランジスタ１６は非導
通状態、Ｎチャネル型ＭＯＳトランジスタ１７は導通状
態となり、出力端子１８の出力信号ＦはｒＬＯＷ、
となる。 以上のように動作するこの発明のトライステート出力バ
ッファにおいては、イネーブル信号入力端子１２がｒＨ
ＩＧＨＪのとき、データ入力端子１１から人力されたデ
ータＤはトランスミッションゲート１→インバータ５→
Ｐチヤネル型ＭＯＳトランジスタ１６と、トランスミッ
ションゲート２→インバータ６→Ｎチヤネル型ＭＯＳト
ランジスタ１７の経路を伝般して出力される。 この伝般に要する遅延が従来例で示したトライステー１
〜出力バツフアにおけるＮＡＮＤゲート１４→Ｐチャネ
ル型ＭＯＳトランジスタ１６と、ＮＯＲゲート１５→Ｎ
チヤネル型ＭＯＳトランジスタ１７の伝般遅延よりも改
善されていることを示すため、回路シミュレータ５ＰＩ
ＣＥによるシミュレーション結果を下記に示す。 シミュレーション条件は、電源電圧Ｖ 、、＝ ５ Ｖ
。 温度２７°Ｃであり、トランジスタのゲート長はＰチャ
ネル、Ｎチャネルでそれぞれ１．５μｍ、１．３μｍを
用い、ゲート幅は第２図に示した値を用いた。 第２図（ａ）は、第１図に示したトライステート出力バ
ッファにおけるゲート幅を示す図、第２図（ｂ）は第４
図に示した従来のトライステート出力バッファにおける
ゲート幅を示す図である。 図中のＷｐ、ＷｎはそれぞれＰチャネル、Ｎチャネルの
ゲート幅を示している。 シミュレーションに用いたその他のパラメータはこの発
明と従来例で同じ値にした。なお最終段のＰおよびＮチ
ャネルＭＯ３）−ランラスタ１６．１７のサイズは従来
例とこの発明とも同じにし、出力負荷はともに１００Ｐ
Ｆを出力端子１８に付けた。 シミュレーションはイネーブル信号ＥをｒＨＩＧＨ。 に固定し、データＤの電位を０■から５ｖで振って遅延
時間を測定した。遅延時間の評価には人力が立ち上がり
■。Ｄ／２になってから出力が立ち上がりＶＤＤ／２と
なるまでに要する時間Ｔ’ｄＬＨと、人力が立ち下がり
■。ｏ／２になってから出力が立ち下がりＶｏｏ／２と
なるまでに要する時間Ｔ ｄＨＬを用いた。 第３図（ａ）はこの発明のトライステート出力バッファ
のシミュレーション結果を示す図、第３図（ｂ）は従来
例のシミュレーション結果を示す図である。 これらの図より、この発明のトライステート出力バッフ
ァではＴ、ＬＨ＝６．５ ｎ５ｅｃ、 Ｔｄ、し＝５．
７ｎｓｅｃであり、従来例のＴｄＬＨ＝９．２ ｎ５ｅ
ｃ、 Ｔａ＋ｎ。 ＝８．２ ｎ５ｅｃ にくらべＴｄＬｏで２ 、７
ｎ５ｅｃＳＴ ｄＨＬで２．５ ｎ５ｅｃ 速く動作
する。動作速度はトランジスタの駆動能力、すなわちト
ランジスタサイズに依存する。そこで、トライステート
出力バッファを構成するすべてのトランジスタのゲート
幅の総和を求めると、この発明におけるゲート幅総和は
１３９５μｍであり、従来例では１４０５μｍであった
。上記ゲート幅総和１３９５μｍは第２図（ａ）に示し
た構成要素のうち、この発明のトライステート出力バッ
ファの外部素子となるデータ入力端子１１のドライブ用
インバータおよびイネーブル信号入力端子１２のドライ
ブ用インバータ（ともに図示せず）とのゲート幅を除い
て算出したゲート幅の総和である。また、従来例のゲー
ト幅総和１４０５μｍは第２図（ｂ）に示した構成要素
のうち上記同様にデータ入力端子１１のドライブ用イン
バータおよびイネーブル信号入力端子１２とのゲート幅
を除き、ざらにＮＡＮＤゲート１４およびＮＯＲゲート
１５のゲート幅についてはそれぞれ２個使用しているＰ
およびＮチャネルトランジスタ（図示せず）の単体のゲ
ート幅を記載しているので、これらの２倍の値、すなわ
ちＮＡＮＤゲート１４のＷＰ＝９０ μｍ、 Ｗ、 ＝
３０μｍおよびＮＯＲゲート１５のＷＰ＝４０μｍ。 ＷＮ＝３０μｍを用いて算出したゲート幅の総和である
。したがって、この発明のトライステート出力バッファ
は従来例に示したものよりゲート幅の総和が小さいにも
かかわらず、すなわちレイアウト面積が小さいにもかか
わらず高速に動作することがわかる。 （発明の効果） この発明は以上説明したとおり、イネーブル信号に応じ
て出力段を高インピーダンス状態にする出力段状態選択
手段と、この出力段状態選択手段が高インピーダンス状
態を解除した場合にデータに基づいて出力段の出力信号
を制御するＣＭＯＳトランジスタとを設けたので、スイ
ッチング動作を高速にし、レイアウト面積を小さくする
ことができるという効果がある。
第１図はこの発明の一実施例を示すトライステート出力
バッファの回路図、第２図（ａ）、（ｂ）はこの発明と
従来のトライステート出力バッファにおけるゲート幅を
示した図、第３図（ａ）。 （ｂ）はこの発明と従来のトライステート出力バッファ
のシミュレーション結果を示した図、第４図は従来のト
ライステート出力バッファの一例を示す回路図である。 図において、１．２はトランスミッションゲート、３．
４はプルダウンおよびプルアップトランジスタ、５，６
はインバータ、１６．１７はＰおよびＮチャネル型ＭＯ
Ｓトランジスタ、Ｄはデータ、Ｅはイネーブル信号、Ｆ
は出力信号である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 Ｆ出力４苫号 第２図 （ａ） （ｂ） ■＋ｓ ｍ （％Ｊ −０膿くのＮ−０−ｍ−こ
−鎖目と 第４図 １．事件の表示 特願昭 ６３−１２８５５号２、発
明の名称 トライステート出力バッファ３、補正をす
る者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書全文および図面 ６、補正の内容 （１） 明細書全文を別紙のように補正する。 （２）図面中、第１図および第２図（ａ）（ｂ）を別紙
のように補正する。 以上 明細書 １、発明の名称 トライステート出力バッファ ２、特許請求の範囲 りおよびＰチャネル型ＭｏＳトランジスタで構成された
第１のトランスミッションゲートと、前記３、発明の詳
細な説明 （産業上の利用分野） この発明は、半導体集積回路に係り、特にトライステー
ト出力バッファに関するものである。 （従来の技術） 第４図は、例えば超ＬＳＩ設計（編著者 渡辺誠、出版
社 企画センター）に示されているトライステート出力
バッファと同形の回路図である。 図において、１１はデータ入力端子で、データＤの入力
端子となる。１２はイネーブル信号入力端子で、イネー
ブル信号Ｅの入力端子、１３は前記イネーブル信号入力
端子１２からの信号の反転信号を生成するインバータ、
１４は前記データＤおよびイネーブル信号Ｅを人力とす
るＮＡＮＤゲート、１５は前記データＤおよびインバー
タ１３の出力を入力とするＮＯＲゲート、１６は前記Ｎ
ＡＮＤゲート１４の出力を人力とするＰチャネル型ＭＯ
Ｓトランジスタ、１７は前記ＮＯＲゲート１５の出力を
人力とするＮチャネル型ＭＯ３）−ランジスタ、１８は
出力端子、Ｆは出力信号である。 次に動作について説明する。データ入力端子１１からは
データＤが入力され、イネーブル信号入力端子１２から
はイネーブル信号Ｅが入力される。イネーブル信号Ｅが
ｒＨＩ Ｇ ＨＪ となると、ＮＡＮＤゲート１４、
ＮＯＲゲート１５は活性化され、データ入力端子１１か
らのデータＤに対しインバータとして作用する。 逆にイネーブル信号ＥがｒＬＯＷ、のとき、ＮＡＮＤゲ
ート１４の出力はｒ）ＩＩＧＨＪｌ、：、Ｎ ＯＲ１’
−ト１５の出力は ｒＬＯＷ、になる。したがって、Ｐ
チャネル型ＭＯＳトランジスタ１６およびＮチャネル型
ＭＯＳトランジスタ１７はともに非導通状態となる。こ
のとき出力端子１８は高インピーダンス状態となり、他
の回路とは切離された状態となる。 一般に、論理ゲートの動作速度は、負荷容量とトランジ
スタのオン抵抗の積に比例する。従来のトライステート
出力バッファの構成要素である２人力ＮＡＮＤゲート１
４あるいは２人力ＮＯＲゲート１５では、トランジスタ
の直列接続が用いられているため、トランジスタのオン
抵抗が大きくなり、動作速度が遅くなる。そのため、十
分な動作速度を得るためには２人力ＮＡＮＤゲート１４
．２人力ＮＯＲゲート１５の駆動能力を太きくする必要
が生じ、トランジスタサイズが大きくなる。 〔発明が解決しようとする課題〕 従来のトライステート出力バッファは以上のように構成
されているので、動作速度向上のためのトランジスタサ
イズの拡大に伴い、半導体集積回路上のレイアウト面積
が増大するという問題点があった。 この発明は、上記のような問題点を解消するためになさ
れたもので、高速に動作し、しかもレイアウト面積の小
さいトライステート出力バッファを得ることを目的とす
る。 （課題を解決するための手段） この発明に係るトライステート出力バッファは、多入力
論理ゲート（ＮＡＮＤ、Ｎ０Ｒ）を用し）ス、インバー
タと、トラニノスミツションゲー）−と、プルアップ、
ブｔＣ＝ダウントランジスタとで構成したものである。 （作用） この発明においては、トランスミツショゲートは、イネ
ーブル信号がアクティブのときのみ人力データを伝搬さ
せ、非アクティブのときはプルアップ、プルダウントラ
ンジスタが働き、出力を高インピーダンス状態にする。 （実施例） 以下、この発明の一実施例を図について説明する。 第１図において、第４図と同一符号は同一または相当部
分を示し、１，２は前記データＤの信号を伝達するトラ
ンスミッションゲート、３は第２のＮチャネル型ＭＯＳ
トランジスタからなるプルダウントランジスター４は第
２のＰチャネル型Ｍ０５）−ランジスタからなるプルア
ップトランジスタ、５．６は第１および第２のインバー
タである。７は前記第１のインバータ５の出力を人力と
する第１のＰチャネル型ＭＯＳトランジスタ、８は前記
第２のインバータ６の出力を人力とする第１のＮチャネ
ル型Ｍ ＯＳ ’ｒ−ランジスタである。 トランスミッションゲート１，２を構成するＮチャネル
型ＭＯＳ）−ランジスタのゲートには、イネーブル信号
入力端子１２が接続され、Ｐチャネル型ＭＯＳトランジ
スタのゲートには、イネーブル信号の反転信号を供給す
る手段としてのインバータ１３を介してイネーブル信号
入力端子１２が接続されている。したがって、イネーブ
ル信号入力端子１２にｒＨＩＧＨ，が入力されたときの
みトランスミッションゲート１，２は導通状態となる。 トランスミッションゲート１の出力は、プルダウントラ
ンジスタ３を介してグランドと接続されるとともに、イ
ンバータ５を介してＰチャネル型ＭＯＳトランジスタ７
のゲートにも接続されている。 一方、トランスミッションゲート２の出力は、プルアッ
プトランジスタ４を介して電源と接続されるとともに、
インバータ６を介してＮチャネル型ＭＯＳ）−ランジス
タ８とも接続されている。 プルダウントランジスタ３、プルアップトランジスタ４
のゲートにはそれぞれインバータ１３の ゛出力信号、
イネーブル信号Ｅが入力される。 Ｐチャネル型ＭｏＳトランジスタ７とＮチャネル型ＭＯ
Ｓ）−ランジスタ８は電源とグランドとの間に直列接続
され、出力信号ＦはＰチャネル型ＭｏＳトランジスタ７
、Ｎチャネル型ＭＯＳ）−ランジスタ８の共有接点から
出力される。 次に、このように構成された出力バッファの動作につい
て説明する。 イネーブル信号入力端子１２には出力バッファのイネー
ブル信号Ｅが人力される。すなわち、イネーブル信号Ｅ
が非アクティブのときは、この出力バッファの出力端子
１８は高インピーダンス状態に保たれ、アクティブのと
きは本来の出力バッファとして働く。 例えば、イネーブル信号入力端子１２からｒＬＯＷ、が
入力されたとき、すなわち、イネーブル信号Ｅが非アク
ティブのとき、トランスミッションゲート１，２のＮチ
ャネル型ＭＯＳトランジスタにはｒＬＯＷＪが、Ｐチャ
ネル型ＭＯＳトランジスタには’１（ｆＧＨＪが人力さ
れ、トランスミッションゲート１，２は非導通となる。 しかし、プルダウントランジスタ３．プルアップトラン
ジスタ４にはそれぞれｒ）ＩＩＧ）！」、 ｒＬＯＷ、
が入力され両トランジスタ３．４とも導通状態となる。 このため、各インバータ５．６の人力は、それぞれｒＬ
ＯＷ」、 ’［ＧＨ。 に保たれる。したがって、Ｐチャネル型ＭＯＳトランジ
スタ７およびＮチャネル型ＭＯＳトランジスタ８には、
ソｈ （’ ｈ ’ＨＩＧＨＪ 、 ’ＬＯＷＪ カ人
力すｈ両トランジスタ７．８とも非導通状態、すなわち
、出力端子１８は高インピーダンス状態となる。 一方、イネーブル信号入力端子１２からｒ）ＩＩＧ）ｌ
ｊが入力されたとき、すなわち、イネーブル信号Ｅがア
クティブのとき、トランスミッションゲート１．２は導
通状態となり、逆にプルダウントランジスタ３、プルア
ップトランジスタ４は非導通となる。トランスミッショ
ンゲート１．２は導通状態であるため、各インバータ５
．６にはデータ入力端子１１からの信号がそのまま人力
される。 データ入力端子１１のデータＤがｒＨＩＧＨ，ならば、
Ｐチャネル型ＭＯＳトランジスタ７は、インバータ５の
出力であるｒＬＯＷ、が入力され、導通状態となり、出
力端子１８の出力信号ＦはｒＨＩＧＨ，となる。このと
きＮチャネル型ＭＯＳ）−ランジスタ８はインバータ６
の出力ｒｔ、ｏｗ、が入力されているため、非導通とな
っている。 逆にデータ入力端子１１のデータＤがｒＬＯＷ、のとき
、Ｐチャネル型ＭＯＳトランジスタ７、Ｎチャネル型Ｍ
ＯＳ）−ランジスタ８にはともにｒＨＩＧＨ。 が入力され、Ｐチャネル型ＭＯＳトランジスタ７は非導
通状態、Ｎチャネル型ＭＯＳトランジスタ８は導通状態
となり、出力端子１８の出力信号Ｆは ’ＬＯＷＪとな
る。 以上のように動作するこの発明のトライステート出力バ
ッファにおいては、イネーブル信号入力端子１２がｒＨ
ＩＧＨ，のとき、データ入力端子１１から入力されたデ
ータＤはトランスミッションゲート１→インバータ５→
Ｐチヤネル型ＭｏＳトランジスタ７と、トランスミッシ
ョンゲート２→インバータ６→Ｎチヤネル型ＭＯ５）−
ランジスタ８の経路を伝般して出力される。 この伝般に要する遅延が、従来例で示したトライステー
ト出力バッファにおけるＮＡＮＤゲート１４→Ｐチャネ
ル型ＭｏＳトランジスタ７と、ＮＯＲゲート１５→Ｎチ
ヤネル型ＭＯＳトランジスタ８の伝般遅延よりも改善さ
れていることを示すため、回路シミュレータ５ＰＩＣＥ
によるシミュレーション結果を下記に示す。 シミュレーション条件は、電源電圧ｖＩ）。＝５Ｖ、温
度２７°Ｃであり、トランジスタのゲート長はＰチャネ
ル、Ｎチャネルでそれぞれ１．５μｍ１１．３μｍを用
い、ゲート幅は第２図に示した値を用いた。 第２図（ａ）は、第１図に示したトライステート出力バ
ッファにおけるゲート幅を示す図、第２図（ｂ）は第４
図に示した従来のトライステート出力バッファにおける
ゲート幅を示す図である。 図中のＷＰ、ＷＮはそれぞれＰチャネル、Ｎチャネルの
ゲート幅を示している。 シミュレーションに用いたその他のパラメータはこの発
明と従来例で同じ値にした。なお最終段のＰおよびＮチ
ャネル型ＭＯＳトランジスタ７゜８のサイズは従来例と
この発明とも同じにし、出力負荷はともに１００ｐＦを
出力端子１８に付けた。 シミュレーションはイネーブル信号ＥをｒＨＩＧＨ。 に固定し、データＤの電位をＯＶから５Ｍで振って遅延
時間を測定した。遅延時間の評価には人力が立ち上がり
Ｖｏｏ／２になってから出力が立ち上がり■ＤＤ／２と
なるまでに要する時間ＴｄＬＨと、入力が立ち下がりＶ
ｏｏ／２になってから出力が立ち下がりｖＤＤ／２とな
るまでに要する時間Ｔ ｄＨＬを用いた。 第３図（ａ）はこの発明のトライステート出力バッファ
のシミュレーション結果を示す図、第３図（ｂ）は従来
例のシミュレーション結果を示す図である。 これらの図より、この発明のトライステート出力バッフ
ァではＴ ｄＬ）Ｉ＝ ６．５ ｎ５ｅＣ，Ｔ ｄＨＬ
＝ ５−７ｎｓｅｃであり、従来例のＴ ｄＬＨ＝ ９
．２ ｎ５ｅＣ，Ｔ ｄＨＬ＝８．２ ｎ５ｅｃ に
くらべＴｄＬＨで２．７ ｎ５ｅｃ、 ＴｄＨＬで２．
５ ｎ５ｅｃ 速く動作する。動作速度はトランジス
タの駆動能力、すなわちトランジスタサイズに依存する
。そこで、トライステート出力バッファを構成するすべ
てのトランジスタのゲート幅の総和を求めると、この発
明におけるゲート幅総和は１３９５μｍであり、従来例
では１４０５μｍであった。上記ゲート幅総和１３９５
μｍは第２図（ａ）に示した構成要素のうち、この発明
のトライステート出力バッファの外部素子となるデータ
入力端子１１のドライブ用インバータおよびイネーブル
信号入力端子１２のドライブ用インバータ（ともに図示
せず）とのゲート幅を除いて算出したゲート幅の総和で
ある。また、従来例のゲート幅総和１４０５μｍは第２
図（ｂ）に示した構成要素のうち上記同様にデータ入力
端子１１のドライブ用インバータおよびイネーブル信号
入力端子１２のドライブ用インバータとのゲート幅を除
き、さらに、Ｎ Ａ Ｎ Ｄゲート１４およびＮＯＲゲ
ート１５のゲート幅についてはそれぞれ２個使用してい
るＰおよびＮチャネルトランジスタ（図示せず）の単体
のゲート幅を記載しているので、これらの２倍の値、す
なわち、ＮＡＮＤゲート１４のＷ、＝９０ μｍ、ＷＮ
＝３０ μｍおよびＮＯＲゲート１５のＷｐ ＝４０μ
ｍ、ＷＮ＝３０μｍを用いて算出したゲート幅の総和で
ある。したがって、この発明のトライステート出力バッ
ファは従来例に示したものよりゲート幅の総和が小さい
にもかかわらず、すなわち、レイアウト面積が小さいに
もかかわらず高速に動作することがわかる。 〔発明の効果〕 この発明は以上説明したとおり、ＮＡＮＤゲート、ＮＯ
Ｒゲートを用いず、トランスミッションゲートと、イン
バータと、プルアップ、プルダウントランジスタ等で構
成したので、スイッチング動作を高速にし、レイアウト
面積を小さくすることができるという効果がある。
バッファの回路図、第２図（ａ）、（ｂ）はこの発明と
従来のトライステート出力バッファにおけるゲート幅を
示した図、第３図（ａ）。 （ｂ）はこの発明と従来のトライステート出力バッファ
のシミュレーション結果を示した図、第４図は従来のト
ライステート出力バッファの一例を示す回路図である。 図において、１．２はトランスミッションゲート、３．
４はプルダウンおよびプルアップトランジスタ、５，６
はインバータ、１６．１７はＰおよびＮチャネル型ＭＯ
Ｓトランジスタ、Ｄはデータ、Ｅはイネーブル信号、Ｆ
は出力信号である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 Ｆ出力４苫号 第２図 （ａ） （ｂ） ■＋ｓ ｍ （％Ｊ −０膿くのＮ−０−ｍ−こ
−鎖目と 第４図 １．事件の表示 特願昭 ６３−１２８５５号２、発
明の名称 トライステート出力バッファ３、補正をす
る者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書全文および図面 ６、補正の内容 （１） 明細書全文を別紙のように補正する。 （２）図面中、第１図および第２図（ａ）（ｂ）を別紙
のように補正する。 以上 明細書 １、発明の名称 トライステート出力バッファ ２、特許請求の範囲 りおよびＰチャネル型ＭｏＳトランジスタで構成された
第１のトランスミッションゲートと、前記３、発明の詳
細な説明 （産業上の利用分野） この発明は、半導体集積回路に係り、特にトライステー
ト出力バッファに関するものである。 （従来の技術） 第４図は、例えば超ＬＳＩ設計（編著者 渡辺誠、出版
社 企画センター）に示されているトライステート出力
バッファと同形の回路図である。 図において、１１はデータ入力端子で、データＤの入力
端子となる。１２はイネーブル信号入力端子で、イネー
ブル信号Ｅの入力端子、１３は前記イネーブル信号入力
端子１２からの信号の反転信号を生成するインバータ、
１４は前記データＤおよびイネーブル信号Ｅを人力とす
るＮＡＮＤゲート、１５は前記データＤおよびインバー
タ１３の出力を入力とするＮＯＲゲート、１６は前記Ｎ
ＡＮＤゲート１４の出力を人力とするＰチャネル型ＭＯ
Ｓトランジスタ、１７は前記ＮＯＲゲート１５の出力を
人力とするＮチャネル型ＭＯ３）−ランジスタ、１８は
出力端子、Ｆは出力信号である。 次に動作について説明する。データ入力端子１１からは
データＤが入力され、イネーブル信号入力端子１２から
はイネーブル信号Ｅが入力される。イネーブル信号Ｅが
ｒＨＩ Ｇ ＨＪ となると、ＮＡＮＤゲート１４、
ＮＯＲゲート１５は活性化され、データ入力端子１１か
らのデータＤに対しインバータとして作用する。 逆にイネーブル信号ＥがｒＬＯＷ、のとき、ＮＡＮＤゲ
ート１４の出力はｒ）ＩＩＧＨＪｌ、：、Ｎ ＯＲ１’
−ト１５の出力は ｒＬＯＷ、になる。したがって、Ｐ
チャネル型ＭＯＳトランジスタ１６およびＮチャネル型
ＭＯＳトランジスタ１７はともに非導通状態となる。こ
のとき出力端子１８は高インピーダンス状態となり、他
の回路とは切離された状態となる。 一般に、論理ゲートの動作速度は、負荷容量とトランジ
スタのオン抵抗の積に比例する。従来のトライステート
出力バッファの構成要素である２人力ＮＡＮＤゲート１
４あるいは２人力ＮＯＲゲート１５では、トランジスタ
の直列接続が用いられているため、トランジスタのオン
抵抗が大きくなり、動作速度が遅くなる。そのため、十
分な動作速度を得るためには２人力ＮＡＮＤゲート１４
．２人力ＮＯＲゲート１５の駆動能力を太きくする必要
が生じ、トランジスタサイズが大きくなる。 〔発明が解決しようとする課題〕 従来のトライステート出力バッファは以上のように構成
されているので、動作速度向上のためのトランジスタサ
イズの拡大に伴い、半導体集積回路上のレイアウト面積
が増大するという問題点があった。 この発明は、上記のような問題点を解消するためになさ
れたもので、高速に動作し、しかもレイアウト面積の小
さいトライステート出力バッファを得ることを目的とす
る。 （課題を解決するための手段） この発明に係るトライステート出力バッファは、多入力
論理ゲート（ＮＡＮＤ、Ｎ０Ｒ）を用し）ス、インバー
タと、トラニノスミツションゲー）−と、プルアップ、
ブｔＣ＝ダウントランジスタとで構成したものである。 （作用） この発明においては、トランスミツショゲートは、イネ
ーブル信号がアクティブのときのみ人力データを伝搬さ
せ、非アクティブのときはプルアップ、プルダウントラ
ンジスタが働き、出力を高インピーダンス状態にする。 （実施例） 以下、この発明の一実施例を図について説明する。 第１図において、第４図と同一符号は同一または相当部
分を示し、１，２は前記データＤの信号を伝達するトラ
ンスミッションゲート、３は第２のＮチャネル型ＭＯＳ
トランジスタからなるプルダウントランジスター４は第
２のＰチャネル型Ｍ０５）−ランジスタからなるプルア
ップトランジスタ、５．６は第１および第２のインバー
タである。７は前記第１のインバータ５の出力を人力と
する第１のＰチャネル型ＭＯＳトランジスタ、８は前記
第２のインバータ６の出力を人力とする第１のＮチャネ
ル型Ｍ ＯＳ ’ｒ−ランジスタである。 トランスミッションゲート１，２を構成するＮチャネル
型ＭＯＳ）−ランジスタのゲートには、イネーブル信号
入力端子１２が接続され、Ｐチャネル型ＭＯＳトランジ
スタのゲートには、イネーブル信号の反転信号を供給す
る手段としてのインバータ１３を介してイネーブル信号
入力端子１２が接続されている。したがって、イネーブ
ル信号入力端子１２にｒＨＩＧＨ，が入力されたときの
みトランスミッションゲート１，２は導通状態となる。 トランスミッションゲート１の出力は、プルダウントラ
ンジスタ３を介してグランドと接続されるとともに、イ
ンバータ５を介してＰチャネル型ＭＯＳトランジスタ７
のゲートにも接続されている。 一方、トランスミッションゲート２の出力は、プルアッ
プトランジスタ４を介して電源と接続されるとともに、
インバータ６を介してＮチャネル型ＭＯＳ）−ランジス
タ８とも接続されている。 プルダウントランジスタ３、プルアップトランジスタ４
のゲートにはそれぞれインバータ１３の ゛出力信号、
イネーブル信号Ｅが入力される。 Ｐチャネル型ＭｏＳトランジスタ７とＮチャネル型ＭＯ
Ｓ）−ランジスタ８は電源とグランドとの間に直列接続
され、出力信号ＦはＰチャネル型ＭｏＳトランジスタ７
、Ｎチャネル型ＭＯＳ）−ランジスタ８の共有接点から
出力される。 次に、このように構成された出力バッファの動作につい
て説明する。 イネーブル信号入力端子１２には出力バッファのイネー
ブル信号Ｅが人力される。すなわち、イネーブル信号Ｅ
が非アクティブのときは、この出力バッファの出力端子
１８は高インピーダンス状態に保たれ、アクティブのと
きは本来の出力バッファとして働く。 例えば、イネーブル信号入力端子１２からｒＬＯＷ、が
入力されたとき、すなわち、イネーブル信号Ｅが非アク
ティブのとき、トランスミッションゲート１，２のＮチ
ャネル型ＭＯＳトランジスタにはｒＬＯＷＪが、Ｐチャ
ネル型ＭＯＳトランジスタには’１（ｆＧＨＪが人力さ
れ、トランスミッションゲート１，２は非導通となる。 しかし、プルダウントランジスタ３．プルアップトラン
ジスタ４にはそれぞれｒ）ＩＩＧ）！」、 ｒＬＯＷ、
が入力され両トランジスタ３．４とも導通状態となる。 このため、各インバータ５．６の人力は、それぞれｒＬ
ＯＷ」、 ’［ＧＨ。 に保たれる。したがって、Ｐチャネル型ＭＯＳトランジ
スタ７およびＮチャネル型ＭＯＳトランジスタ８には、
ソｈ （’ ｈ ’ＨＩＧＨＪ 、 ’ＬＯＷＪ カ人
力すｈ両トランジスタ７．８とも非導通状態、すなわち
、出力端子１８は高インピーダンス状態となる。 一方、イネーブル信号入力端子１２からｒ）ＩＩＧ）ｌ
ｊが入力されたとき、すなわち、イネーブル信号Ｅがア
クティブのとき、トランスミッションゲート１．２は導
通状態となり、逆にプルダウントランジスタ３、プルア
ップトランジスタ４は非導通となる。トランスミッショ
ンゲート１．２は導通状態であるため、各インバータ５
．６にはデータ入力端子１１からの信号がそのまま人力
される。 データ入力端子１１のデータＤがｒＨＩＧＨ，ならば、
Ｐチャネル型ＭＯＳトランジスタ７は、インバータ５の
出力であるｒＬＯＷ、が入力され、導通状態となり、出
力端子１８の出力信号ＦはｒＨＩＧＨ，となる。このと
きＮチャネル型ＭＯＳ）−ランジスタ８はインバータ６
の出力ｒｔ、ｏｗ、が入力されているため、非導通とな
っている。 逆にデータ入力端子１１のデータＤがｒＬＯＷ、のとき
、Ｐチャネル型ＭＯＳトランジスタ７、Ｎチャネル型Ｍ
ＯＳ）−ランジスタ８にはともにｒＨＩＧＨ。 が入力され、Ｐチャネル型ＭＯＳトランジスタ７は非導
通状態、Ｎチャネル型ＭＯＳトランジスタ８は導通状態
となり、出力端子１８の出力信号Ｆは ’ＬＯＷＪとな
る。 以上のように動作するこの発明のトライステート出力バ
ッファにおいては、イネーブル信号入力端子１２がｒＨ
ＩＧＨ，のとき、データ入力端子１１から入力されたデ
ータＤはトランスミッションゲート１→インバータ５→
Ｐチヤネル型ＭｏＳトランジスタ７と、トランスミッシ
ョンゲート２→インバータ６→Ｎチヤネル型ＭＯ５）−
ランジスタ８の経路を伝般して出力される。 この伝般に要する遅延が、従来例で示したトライステー
ト出力バッファにおけるＮＡＮＤゲート１４→Ｐチャネ
ル型ＭｏＳトランジスタ７と、ＮＯＲゲート１５→Ｎチ
ヤネル型ＭＯＳトランジスタ８の伝般遅延よりも改善さ
れていることを示すため、回路シミュレータ５ＰＩＣＥ
によるシミュレーション結果を下記に示す。 シミュレーション条件は、電源電圧ｖＩ）。＝５Ｖ、温
度２７°Ｃであり、トランジスタのゲート長はＰチャネ
ル、Ｎチャネルでそれぞれ１．５μｍ１１．３μｍを用
い、ゲート幅は第２図に示した値を用いた。 第２図（ａ）は、第１図に示したトライステート出力バ
ッファにおけるゲート幅を示す図、第２図（ｂ）は第４
図に示した従来のトライステート出力バッファにおける
ゲート幅を示す図である。 図中のＷＰ、ＷＮはそれぞれＰチャネル、Ｎチャネルの
ゲート幅を示している。 シミュレーションに用いたその他のパラメータはこの発
明と従来例で同じ値にした。なお最終段のＰおよびＮチ
ャネル型ＭＯＳトランジスタ７゜８のサイズは従来例と
この発明とも同じにし、出力負荷はともに１００ｐＦを
出力端子１８に付けた。 シミュレーションはイネーブル信号ＥをｒＨＩＧＨ。 に固定し、データＤの電位をＯＶから５Ｍで振って遅延
時間を測定した。遅延時間の評価には人力が立ち上がり
Ｖｏｏ／２になってから出力が立ち上がり■ＤＤ／２と
なるまでに要する時間ＴｄＬＨと、入力が立ち下がりＶ
ｏｏ／２になってから出力が立ち下がりｖＤＤ／２とな
るまでに要する時間Ｔ ｄＨＬを用いた。 第３図（ａ）はこの発明のトライステート出力バッファ
のシミュレーション結果を示す図、第３図（ｂ）は従来
例のシミュレーション結果を示す図である。 これらの図より、この発明のトライステート出力バッフ
ァではＴ ｄＬ）Ｉ＝ ６．５ ｎ５ｅＣ，Ｔ ｄＨＬ
＝ ５−７ｎｓｅｃであり、従来例のＴ ｄＬＨ＝ ９
．２ ｎ５ｅＣ，Ｔ ｄＨＬ＝８．２ ｎ５ｅｃ に
くらべＴｄＬＨで２．７ ｎ５ｅｃ、 ＴｄＨＬで２．
５ ｎ５ｅｃ 速く動作する。動作速度はトランジス
タの駆動能力、すなわちトランジスタサイズに依存する
。そこで、トライステート出力バッファを構成するすべ
てのトランジスタのゲート幅の総和を求めると、この発
明におけるゲート幅総和は１３９５μｍであり、従来例
では１４０５μｍであった。上記ゲート幅総和１３９５
μｍは第２図（ａ）に示した構成要素のうち、この発明
のトライステート出力バッファの外部素子となるデータ
入力端子１１のドライブ用インバータおよびイネーブル
信号入力端子１２のドライブ用インバータ（ともに図示
せず）とのゲート幅を除いて算出したゲート幅の総和で
ある。また、従来例のゲート幅総和１４０５μｍは第２
図（ｂ）に示した構成要素のうち上記同様にデータ入力
端子１１のドライブ用インバータおよびイネーブル信号
入力端子１２のドライブ用インバータとのゲート幅を除
き、さらに、Ｎ Ａ Ｎ Ｄゲート１４およびＮＯＲゲ
ート１５のゲート幅についてはそれぞれ２個使用してい
るＰおよびＮチャネルトランジスタ（図示せず）の単体
のゲート幅を記載しているので、これらの２倍の値、す
なわち、ＮＡＮＤゲート１４のＷ、＝９０ μｍ、ＷＮ
＝３０ μｍおよびＮＯＲゲート１５のＷｐ ＝４０μ
ｍ、ＷＮ＝３０μｍを用いて算出したゲート幅の総和で
ある。したがって、この発明のトライステート出力バッ
ファは従来例に示したものよりゲート幅の総和が小さい
にもかかわらず、すなわち、レイアウト面積が小さいに
もかかわらず高速に動作することがわかる。 〔発明の効果〕 この発明は以上説明したとおり、ＮＡＮＤゲート、ＮＯ
Ｒゲートを用いず、トランスミッションゲートと、イン
バータと、プルアップ、プルダウントランジスタ等で構
成したので、スイッチング動作を高速にし、レイアウト
面積を小さくすることができるという効果がある。
第１図はこの発明の一実施例を示すトライステート出力
バッファの回路図、第２図（ａ）。 （ｂ）はこの発明と従来のトライステート出力バッファ
におけるゲート幅を示した図、第３図（ａ）、（ｂ）は
この発明と従来のトライステート出力バッファのシミュ
レーション結果を示した図、第４図は従来のトライステ
ート出力バッファの一例を示す回路図である。 図において、１．２はトランスミッションゲート、３．
４はプルダウンおよびプルアップトランジスタ、５．６
はインバータ、７．８はＰおよびＮチャネル型ＭｏＳト
ランジスタ、Ｄはデータ、Ｅはイネーブル信号、Ｆは出
力信号である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ］２ 第２図
バッファの回路図、第２図（ａ）。 （ｂ）はこの発明と従来のトライステート出力バッファ
におけるゲート幅を示した図、第３図（ａ）、（ｂ）は
この発明と従来のトライステート出力バッファのシミュ
レーション結果を示した図、第４図は従来のトライステ
ート出力バッファの一例を示す回路図である。 図において、１．２はトランスミッションゲート、３．
４はプルダウンおよびプルアップトランジスタ、５．６
はインバータ、７．８はＰおよびＮチャネル型ＭｏＳト
ランジスタ、Ｄはデータ、Ｅはイネーブル信号、Ｆは出
力信号である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ］２ 第２図
Claims (1)
- イネーブル信号とデータに基いて出力段の出力信号を制
御するトライステート出力バッファにおいて、前記イネ
ーブル信号に応じて前記出力段を高インピーダンス状態
にする出力段状態選択手段と、この出力段状態選択手段
が高インピーダンス状態を解除した場合に前記データに
基いて前記出力段の出力信号を制御するＣＭＯＳトラン
ジスタとを具備したことを特徴とするトライステート出
力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012855A JPH01189224A (ja) | 1988-01-22 | 1988-01-22 | トライステート出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012855A JPH01189224A (ja) | 1988-01-22 | 1988-01-22 | トライステート出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189224A true JPH01189224A (ja) | 1989-07-28 |
Family
ID=11817014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012855A Pending JPH01189224A (ja) | 1988-01-22 | 1988-01-22 | トライステート出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189224A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04213717A (ja) * | 1990-12-11 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | 入力制御回路 |
| WO2002009376A1 (fr) * | 2000-07-25 | 2002-01-31 | Hitachi, Ltd. | Dispositif de transmission de donnees, systeme et procede de transfert de donnees |
| US6731134B1 (en) * | 2003-03-31 | 2004-05-04 | International Business Machines Corporation | Tri-state delay boost |
| KR100679077B1 (ko) * | 2005-02-28 | 2007-02-05 | (주)피델릭스 | 전류소모를 감소시키는 출력 드라이버 |
| KR100833414B1 (ko) * | 2002-06-29 | 2008-05-29 | 주식회사 하이닉스반도체 | 트리 스테이트 버퍼 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162414A (ja) * | 1987-12-18 | 1989-06-26 | Matsushita Electric Ind Co Ltd | 出力回路 |
-
1988
- 1988-01-22 JP JP63012855A patent/JPH01189224A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162414A (ja) * | 1987-12-18 | 1989-06-26 | Matsushita Electric Ind Co Ltd | 出力回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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