JP4272149B2 - 方向性結合器を用いたデータ転送方式 - Google Patents
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Description
本発明によるデータ転送方式(バスシステム)は、上記問題を解決するために、メモリコントローラ(MC)内、メモリチップ(DRAM)内、DIMMなどのモジュール内、マザーボード等の基板内に、クロストークのテイル消去手段を実装し、テイルを低減あるいは消失させる(tail canceling)。
クロストークのテイル消去手段としては、次の2つがある。
(1)クロストーク信号からテイルが無くなるようにドライブ波形を整形する手段。
(2)テイルをもつクロストーク信号をレシーバに入力する前に整形し、テイルを消去する手段。
これらを実現する具体的な方法として、本発明では、
(1)インピーダンスミスマッチによる反射波の利用、
(2)ドライバ出力抵抗の変更によるドライブ波形の整形、
(3)上記(1)、(2)の組み合わせ、
を提案する。
インピーダンスミスマッチによる反射の利用(1)では、ドライバの直後またはレシーバの直前に、或るインピーダンス値をもつ付加配線を挿入することによって、ドライブ波形またはクロストーク波形を整形する。
例えば、ドライバ抵抗Rs、配線インピーダンスZoの系において、Rs<Z1<Zoの関係にあるインピーダンスZ1を持った波形整形配線をドライバとメインラインとの間に挿入する。これによって、ドライバと波形整形配線とメインラインとの間で多重反射が起こり、ドライブ波形が、矩形波から擬似的なリンギングをもつ波形に整形される。ドライブ波形を擬似リンギングドライブ波形に変えることよって、方向性結合器を介して副結合線に生成されるクロストークからテイルを除去できる。この方法は、基板あるいはDIMMの配線を部分的に変更するだけで良く、特別な回路を必要としないという利点がある。
出力抵抗の変更(2)では、クロストーク波形が立ち上がった後、テイルを引き始める時刻(tod)で出力抵抗を小から大に切り替え、出力信号の振幅を高から低にレベルシフトさせることによって、ドライブ波形を擬似リンギング波形に整形し、クロストークのテイルを除去する。この方法は、MC及び/またはDRAMの出力回路に可変抵抗回路を挿入し、時刻todで出力抵抗を変えるだけで良い。この方法は、回路規模の大型化を必要としないため、実装が容易であるという利点がある。
インピーダンスミスマッチによる反射と出力抵抗の変更との組み合わせ(3)は、(1)(2)に比べて、インピーダンスおよび出力抵抗の変更量が小さくて済み、擬似リンギング波形の生成時に発生するリングバックをなくすように出力抵抗を調整することが可能となる。従って、クロストーク波形をより望ましい波形に整形できる。
本発明によれば、以上のようにクロストークのテイルをなくすことで、ジッターの低減とアイ開口率を増加し、方向性結合器を用いたデータ転送方式におけるデータ転送の高速化を実現できる。
図2は、従来の方式である。
図3は、従来の方式及び第1の実施例のデータ波形である。
図4は、第1の実施例の具体例を示す図である。
図5は、図4の具体例におけるデータ波形である。
図6は、第2の実施例を説明する図である。
図7は、第3の実施例を説明する図である。
図8は、第3の実施例におけるデータ波形である。
図9は、第4の実施例を説明する図である。
図10は、第5の実施例を説明する図である。
図11は、第6の実施例を説明する図である。
図12は、第7の実施例を説明する図である。
図13は、第7の実施例のデータ波形である。
図14は、第7の実施例の遅延回路の実施例である。
図15は、第8の実施例を説明する図である。
図16は、第9の実施例を説明する図である。
図17は、第9の実施例のデータ波形である。
10−1はメモリ制御機構を有するLSIチップ(MC:Memory Controller)、10−2〜10−3はメモリチップ(DRAM)を示す。MC10−1は、DRAM10−2〜10−3に対しデータの読み書き(リード・ライト)の動作を行う。この読み書きのためのデータ配線が1−2、2−1〜2−2であり、この中で特にMC10−1に接続される配線1−2をメインライン(main line)と呼ぶことにする。但し、図1はMC、DRAMにおけるライト動作を説明するものである。
MC10−1とDRAM10−2〜10−3の間のデータ信号伝播は、反転したCマークで表される方向性結合器C1、C2で行われる。この方向性結合器は、特開平07−141079号に記載されたものと等価であり、2つのノード間のデータ転送に、2つの並行配線間(方向性結合器)の結合であるクロストークを利用する。ここでは、MC(バスマスタ)10−1とメモリチップ(バススレーブ)10−2〜10−3との間のデータ転送に、メインライン1−2と配線2−1、2−2との間のクロストークを利用する。
図2に代表される従来のシステムとの違いは、本実施例の場合、MC10−1とメインライン1−2との間に、MC10−1のドライバの出力抵抗値RsとメインラインのインピーダンスZoとの間の値のインピーダンスZ1(Rs<Z1<Zo)を持つ付加配線1−1が配置されたことにある。この付加配線1−1を波形整形配線(plastic line)と呼ぶことにする。
配線2−1〜2−2は、メインライン1−2と平行に配線されて方向性結合器を構成する副結合線(Sub Coupling Line)である。図1では、メインライン1−2と配線2−1、2−2がそれぞれ方向性結合器C1、C2を形成しており、配線2−1、2−2の両端には垂直に引き出された2つのスタブ配線を有し、左側(クロストーク伝播方向)にはDRAM10−2、10−3が接続され、右側は抵抗RTTを介してVTTに終端されている。従って、方向性結合器C1、C2には、引き出しスタブ配線は含まれない。尚、図ではメインライン1−2にそれぞれ方向性結合器を介して2つのDRAMが接続してあるが、メインラインに接続されるDRAMと方向性結合器の個数は任意である。
ここで、従来の問題点と、本発明によるその解決手法の1つを図3に示す波形図を用いて説明する。
図2で示す従来のシステムにおいてMC10−1から矩形波信号でメインラインをドライブした場合の矩形ドライブ波形30−2と、方向性結合器で生成されるクロストーク40−2をそれぞれ図3の(A)、(B)に示す。縦軸は電圧、横軸は時間を示している。
矩形状のドライブパルス30−2が方向性結合器を伝播するとき、図3の(B)に線40−2で示すように、データ転送を担うクロストークが発生する。この場合、クロストーク信号は、山型波形の立ち上がり時刻を起点(時刻0)として、時刻tod以降でテイルを引く歪んだ波形となる。ここでは、時刻todは、クロストークtaiの振幅が最も大きくなる時刻Ttから立ち上がり時間trだけ差し引いた時刻と定義する。
さて、このテイルをなくす(tail canceling)ための方法の一つは、ドライブ波30−2として、図3(A)で実線30−1のように、時刻tod後に振幅をαだけ低下させたものを用いることである。このドライブ波形30−2をテイル・キャンセリング・ドライヴ・ウェイブ(tail canceling drive wave略してTCDW)と呼ぶことにする。このTCDWを用いた場合、クロストーク波形は時刻Ttでテイル部に−α・Vpの効果が現れる。−α・Vpがテイルを丁度打ち消すようなα値の時、テイルがなくなる。テイル除去されたクロストーク波形40−1をテイル・キャンセルド・クロストーク・ウェイブ(tail canceled crosstalk wave略してTCCW)と呼ぶことにする。
図3(C)と図3(D)にテイル除去前後のクロストーク波形のランダムパルスパターン(アイパターン)を示す。図3(C)に示すように、テイルを除去していない波形では、テイルの存在により符号間干渉が起こり、信号検知のための閾電圧Vthの所で信号の時間幅TJ1が大きく、また、アイパターンの目の高さと言われるVeye1もテイルの影響で小さくなっている。一方、図3(D)に示すように、テイル除去を行った波形では、テイルがほとんど存在しないため、符号間干渉があまり起こらず、その結果、TJ2が小さくなり、Veye2も大きくなる。
ジッターが小さいほどタイミングマージンにゆとりがあり、また、Veyeが大きいほど取り得るVth幅が大きくなる。従って、図3(D)のようにテイルを除去した場合、高速信号に対する動作マージンが非常に高いことが分かる。例えば、ドライブ波形が1.5V振幅、立ち上がり時間200ps、速度1Gbpsの信号において、テイル除去前はジッターが110−130psであったのに対し、tod=500ps、α=0.18でテイル除去を行うと、ジッターを30ps−40psまで減少させることができるというシミュレーション結果がある。
αは10−20%、todは副結合線路の往復遅延時間、またはクロックの半分程度が適当である。クロストークの信号時間幅は、結合線路の往復遅延時間程度であることから、テイル除去開始時間として往復遅延時間を用いるのは概ね良好である。また、高速動作時は、todをクロックの半分の時間で定義すれば、クロストークの立ち下がりのテイルをほぼ捉えることができ、インプリメントが簡単となる。従って、todとしてクロック周期の半分の時間を採用ればよい。
TCCWを実現する方法として、図1で示したように、MC10−1とメインライン1−2との間の波形整形配線1−1のインピーダンスをRs<Z1<Zoにすればよい。最適αが得られる配線1−1のインピーダンスと、必要なtodが得られる遅延時間とを選ぶことによって、反射波によるTCDWを生成できる。
次に、立ち上がり(Low to High)信号の場合を例にとって、図1の具体的な実現例を図4を用いて説明する。
ドライバ側に接続されたパルス源から出力される振幅V、立ち上がり時間trのパルスによって、出力抵抗Rsを介して波形整形配線1−1をドライブすると、パルス信号は、メインライン1−2、終端抵抗RTTを介して電源へ伝播する。ここで、付加配線1−1がインピーダンスZ1、遅延時間tdを有し、メインライン1−2の配線インピーダンスがZo、終端抵抗RTT=Zoとする。副結合配線2−1、2−2は、配線インピーダンスがZoで、その一端はレシーバ、他端は抵抗RTTで終端されている。なお、ここでは、波形整形配線1−1の伝播遅延時間tdは、クロストーク波形にテイルが乗り始める時刻todの半分の値(2td=tod)にしている。
図4においてAはドライバと波形整形配線との間の点、Bは波形整形配線とメインラインとの間の点、cはメインラインと終端抵抗との間の点、Dは副結合線路とDRAMとの間の点を示している。点Aにおけるドライブ電圧振幅Voは、ドライブパルス電圧Vを波形整形配線1−1と出力抵抗Rsで分圧した値、
Vo=V×Z1/(Z1+Rs) ・・・(1)
となる。
また、点Aにおける点Bから点A方向への信号に対する反射率Γ1は、
Γ1=(Rs−Z1)/(Rs+Z1) ・・・(2)
点Bにおける点Aから点B方向への信号に対する反射率Γ2は、
Γ2=(Zo−Z1)/(Zo+Z1) ・・・(3)
点Bにおける点Cへの透過率T2は、
T2=1+Γ2 ・・・(4)
となる。ここでRs、Z1、Zoの大小関係をRs<Z1<Zoとすると、式(2)〜(4)から、Γ1<0、Γ2>0、T2>1となる。
図5は、この系における信号と反射波の伝播の様子を示す。点Bにおいて、時刻t0でドライブパルスの立ち上がりが開始したと考える。この時、点Bから点C方向へ伝播していくドライブパルスの信号振幅は
V1=Vo×T2 ・・・(5)
となる。一方、この時、点Bにおいて、点Aへと向かう反射波の振幅はV4=Vo×Γ2となる。ここでΓ2>0であるから、上記反射波は常に正の振幅を持つ波となっている。上記反射波は、td後(時刻t1)に点Aに到達し、点Aで点B方向にV7=V4×Γ1の反射波を生成する。Γ1<0であるから、ここで生成される反射波は負のパルスである。反射波V7は、更にtd後(時刻t2)に点Bに到達する。時刻t2において、点Bでは点A方向への反射波V5(=V7×Γ2)と同時に点Cへの透過波T2×V7が生成される。ここでT2>1であるから、反射波V7よりも振幅が増加した負のパルスがドライブパルスに重畳することとなり、図5(A−1)に示すように、ドライブパルスは、時刻t2(=2td後)に低い電圧レベルにシフトした波形になる。なお、レベルシフト前の電圧V1と、レベルシフト後の電圧V2は、それぞれ
V1=Vo×T2 ・・・(5)
V2=V1+Vo×Γ1 Γ2 T2 ・・・(6)
と表せるため、Rs、Z1、Zoの値でシフト量を調整できることがわかる。
ここでは、2td=todの遅延時間を設定しているため、図(D−1)に示すように、反射波によってテイル除去されたTCCWが生成される。この後、点A、点B間の更なる多重反射により、図(A−1)に示すように、時刻t4(=4td後)にもわずかにリングバックが生じるが、|Γ1Γ2|<1であるから、このリングバック波の振幅は、最初のリンギングに比べて小さいものとなる。
尚、上記効果は、立ち下がり(High to Low)信号時にも、インピーダンスミスマッチの反射のため同様に得られる。
以上をまとめると、本実施例では、MCとをMC搭載基板上のメインラインとの間に配線を付加し、ライト(WRITE)モードにおいて、上記付加配線とメインライン間、及び付加配線とMC間で反射を起こし、この反射波を利用して矩形ドライブ波を擬似的なリンギング波形であるTCDWに変換することによって、方向性結合器を介して副結合線路にTCCWを生成できるようにしている。これにより、ジッターが低減され、アイが拡大されるため、信号転送の高速化の可能性が広がる。
第2の実施例を図6を用いて説明する。
第2実施例は、READモードにおいて、DRAM側で、第1実施例と同様の擬似的リンギング波形であるTCDWを生成し、MCに入力されるクロストークをTCCWに変換することを特徴としている。
第1実施例では、MCからDRAMへのデータ転送について説明したが、DRAMからMCにデータ転送する場合は、DRAMのドライバの直後に、第1実施例と同様の波形整形用配線を挿入すればよい。すなわち、図6に示すように、DRAM10−2、10−3と副結合配線−2−1、2−2の間に、それぞれ波形整形配線1−3、1−4を挿入する。波形整形配線1−3、1−4は、図4の配線1−1と同じ役割を果たし、DRAMのドライバと波形整形配線との間、及び波形整形配線と副結合線路との間に多重反射を起こし、DRAMからの矩形ドライブ波が擬似リンギング波形TCDWに変換されて副結合線路2−1、2−2上に現れる。これにより、方向性結合器C1、C2を介してメインライン1−2に生成されるクロストークはTCCWとなる。
以上をまとめると、第2実施例では、リードモードにおいて、DRAMのドライバと副結合線路との間に配線を付加し、付加配線と副結合線路との間、付加配線とDRAMの間に発生した反射波を利用して、矩形ドライブ波を擬似的リンギング波形であるTCDWに変換することによって、方向性結合器を介してメインラインにTCCWを生成し、ジッターの低減と、アイの拡大を図っている。この実施例によれば、DRAM搭載モジュール、または副結合線を有する基板のどちらかに波形整形配線を付すことによって、リードモードでTCCWを生成できる。
第3の実施例を図7を用いて説明する。
第3実施例では、クロストーク生成後に波形整形配線によってテイルを除去する。図7にOおいて、D、Eは、それぞれ副結合線路2−1と波形整形配線1−5の間の点、波形整形配線1−5とDRAM10−2の間の点を示す。第3実施例は、図7で示すように、MC10−1からDRAM10−2へのライトモードのデータ転送において、DRAM10−2のレシーバ側に設けた波形整形配線1−5と副結合線路2−1の間、波形整形配線1−5とDRAMレシーバ10−2の間の反射波を利用して、クロストークのテイルを除去する。
MC10−1から矩形波でメインライン1−2をドライブすると、先述したように、副結合線路2−1にはテイルを引くクロストークが発生する。上記クロストークは後方クロストークであり、副結合線路2−1から波形整形配線1−5を介してDRAM10−2側へと向かう。DRAMのレシーバ側は高インピーダンス状態にあるため、クロストークはレシーバ側(点E)で全反射され、波形整形配線1−5を伝播して副結合線路2−1側へと向かう。点Eで生じた反射波は、点Dにおける波形整形配線1−5と副結合線路2−1との間のインピーダンスミスマッチにより、更に反射を繰り返す。点Dにおける点Eから来た信号の反射率Γ3は、 Γ3=(Z0−Z2)/(Z2+Z0) ・・・(7)
と表され、Γ3×クロストーク波の反射波がDRAM10−2側に伝播する。
ここで、インピーダンスZ2をZ2>Z0となる値に選ぶと、式(7)の分子が必ず負の値となるため、反射率Γ3が負となる。従って、Z2>Z0となる配線インピーダンスZ2を持つ波形整形配線1−5を挿入すれば、上記負の反射波によってクロストークのテイルを除去することが可能となる。但し、この場合、波形整形配線1−5の伝播遅延時間tdは、2td=todとする。
本実施例の効果を説明するために、信号振幅の時間軸に沿った変化を図8に示す。方向性結合器で生成された信号は、図7中の点Dから点Eに向かって進行する。図(D−1)に示すようにクロストーク波形の電圧振幅をVpとすると、図(E−1)に示すように点Eで全反射が起こり、振幅Vpの反射波が点Dへと向かう。上記反射波は、時刻t2で点Dに到達し、波形整形配線1−5と副結合線路2−1の間のインピーダンスミスマッチにより、反射率Γ3で更なる反射波を生成する。この場合、反射率Γ3は負であるため、(D−2)に示すように点DでVp×Γ3の振幅をもつ負パルスが反射波として生成され、点Eへと向かう。点Eには、(E−2)に示すように、時刻t2で、テイルをもつクロストークと上記負パルスとが重なった波が到達し、結果的に、テイル除去されたクロストークがレシーバ端で観測される。尚、Low側のクロストーク生成時にも、インピーダンスミスマッチによる反射によって上記と同様の効果が得られる。
以上をまとめると、第3実施例は、DIMM又は副結合線路を配したDRAM搭載基板において、DRAMと副結合線路との間に波形整形配線を挿入することによって、ライトモードにおいて付加配線とDRAMとの間、及び付加配線と副結合線路との間で発生する反射波を利用して、テイルをもつクロストークをTCCWに変換できる。これにより、ジッターを低減し、アイを拡大して、信号転送の高速化が可能となる。本実施例は、DRAMのレシーバ端の直前に挿入した追加配線のみで、ライトモードにおけるテイルを除去できるため、MCのドライバ側に配線を付加するためのスペース余裕が無い場合に有効となる。
第4の実施例を図9を用いて説明する。
本実施例では、第3実施例と同様、クロストーク生成後に波形整形配線によってテイルを除去するものであり、図9に示すように、MC10−1のレシーバ側に波形整形配線1−5を設け、DRAM10−2からMC10−1へのリードモードのデータ転送時に、波形整形配線1−5とメインライン1−2との間、波形整形配線1−5とMCレシーバ10−1との間の反射波を利用して、クロストークのテイルを除去する。DRAM10−2から矩形波で副結合線路をドライブすると、先述した通り、メインライン1−2側にテイルを引くクロストークが生成される。
上記クロストークは後方クロストークであり、メインライン1−2から波形整形配線1−5を介してMC10−1側に向かう。MCレシーバ側は、高インピーダンス状態にあるため、クロストークはレシーバ側で全反射され、波形整形配線1−5からメインライン2−1側へと向かう。この全反射波は、第3実施例と同様に、Z2>Z0の時、波形整形配線1−5とメインライン1−2との間のインピーダンスミスマッチによって負の反射波を生成する。MCのレシーバ10−1側でリードされるクロストークのテイルは、上記負の反射波によって除去される。但し、この場合の波形整形配線の伝播遅延時間tdは2td=todとする。
以上をまとめると、本実施例では、MC搭載基板上のMCとメインラインと間に波形整形配線を付加することにより、READモードにおいて、上記付加配線とMCとの間、及び付加配線とメインラインとの間で発生する反射波を利用して、テイルをもつクロストークをTCCWに変換できる。これによりジッターが低減され、アイが拡大されるため、信号転送の高速化が可能となる。本実施例は、MCのレシーバ端の直前に波形整形配線を追加するのみで、クロストークのテイルを除去できるため、DRAMのドライバ側に配線を付加するためのスペース余裕が無い場合に有効となる。
第5の実施例を図10を用いて説明する。
第5の実施例は、第2、第3の実施例を組み合わせ、DRAM近傍に波形整形配線を付加するのみで、リード/ライトの両モードでTCCWを生成できるようにしたものである。
ライトモード時は、MC10−1のドライバから出力された矩形ドライブ波がメインライン1−2aに伝播し、方向性結合器を介して副結合線路2−1aにテイルのあるクロストークが生成される。DRAM10−2のレシーバの手前にインピーダンスZ2(>Z0)、伝播遅延時間td=tod/2を持つ配線2−5aが追加されているため、第3実施例の効果によって、DRAM10−2のレシーバに入るクロストークがTCCWに整形される。リードモードの時は、DRAM10−2のドライバから出力される矩形ドライブ波が、副結合線路2−1bとDRAM10−2の間に追加された配線インピーダンスZ1(<Z0)、伝播遅延時間td=tod/2を持つ配線2−5bによる第2実施例の効果によって、副結合線路2−1b上でTCDWに整形される。その結果、メインライン1−2bに生成されるクロストークはTCCWとなる。
以上をまとめると、本実施例では、DIMM又は副結合線路を配したDRAM搭載基板に、DRAMと副結合線路と間に波形整形配線を挿入することにより、ライトモードにおいて、上記波形整形配線とDRAM間、及び波形整形配線と副結合線路間で発生する反射波を利用して、テイルをもつクロストークをTCCWに変換できる。また、DRAMのドライバと副結合線路間に波形整形配線を付加することにより、リードモードにおいて、上記波形整形配線と副結合線路間、及び上記波形整形配線とDRAM間で発生する反射波を利用して、矩形ドライブ波を擬似的なリンギング波形であるTCDWに変換し、その結果、方向性結合器を介してメインラインにTCCWを生成できる。これにより、リード/ライトの両モードにおいて、クロストーク信号のジッターを低減し、アイを拡大することができ、信号転送の高速化が可能となる。
本実施例の場合、波形整形用の配線は、リードモード用とライトモード用の配線を個別にして、DRAM側のDIMM内にのみ配置すればよい。但し、これらの波形整形配線は、副結合線路の配置基板側に設置してもよい。
第6の実施例を図11を用いて説明する。
第6の実施例は、第1実施例と第4実施例とを組み合わせ、MC近傍に配線を付加するのみで、リード/ライトの両モードでのTCCW生成を可能としたものである。
ライトモードの時は、MC10−1のドライバから出力された矩形ドライブ波が、メインライン1−2aとMC10−1の間に追加された配線インピーダンスZ1(<Z0)、伝播遅延時間td=tod/2を持つ配線1−1aによる第1実施例の効果によって、メインライン1−2a上でTCDWに整形される。その結果、副結合線路2−1aには、テイルを除去したクロストークTCCWが生成される。リードモード時は、DRAM10−2から出力された矩形ドライブ波が副結合線路2−1bに伝播され、方向性結合器を介してメインライン1−2bにテイルのあるクロストークを生成する。MC10−1のレシーバの手前にインピーダンスZ2(>Z0)、伝播遅延時間td=tod/2を持つ配線1−1bが追加されているため、第4実施例の効果によって、MC10−1のレシーバにはテイルを除去したクロストークTCCWが入力される。本実施例は、MC搭載基板のMC近傍に、リードモード用とライトモード用を個別にして、波形整形用の特殊配線を追加することのみで構成できる。
第7の実施例を図12、図13を用いて説明する。
本実施例では、図12に示すように、ドライブパルスを発生してから一定時間後にドライバ出力抵抗が変化する遅延素子を含むドライバ回路を利用して、ドライブパルスの振幅を調整し、TCDWを生成する。先ず、出力抵抗変化によるTCDWの生成について説明する。
図13は、出力抵抗が或る抵抗値Rs1で始まり、時間tod後にRs2に変化するような系における立ち上がり(Low to High)信号の振幅変化を示す。ここで、Rs2>Rs1であり、信号源の電圧振幅をV、立ち上がり時間をtr、立ち上がり開始時刻をt0とする。信号はtr後に振幅V1に到達するが、このときの電圧V1は、分圧比より、
V1=V×Z0/(Z0+Rs1) ・・・(8)
となる。t0より時間tod後の時刻t2において、抵抗値がRsからRs2に切り替わると、信号振幅は電圧V2となる。
V2=V×Z0/(Z0+Rs2) ・・・(9)
この時、電圧V1とV2の値の比は、式(8)、(9)からRs1とRs2によって決まるため、Rs1とRs2の値を適宜決めることによって、任意のαを持つTCDWを生成できる。従って、上記信号でメインラインをドライブすることにより、方向性結合器を介して生成されるクロストークをTCCWにし、低ジッター、高アイ開口率の信号転送が可能となる。
図12は、このような波形を実現するドライバの最終段の回路構成を示している。ドライバの最終段は、トランジスタM1〜M4で構成され、アウトプットイネーブル信号(/OE)によって、データ信号(data)の出力パッド5への出力が制御されている。トランジスタM2とM4、あるいはM1とM3は、data信号に応じて同時にドライブされるが、排他的論理和X1、X2で制御された出力トランジスタM3、M4は、遅延回路90、91によって排他的論理和X1、X2の入力が一定時間後に等しくなるため、一定時間しかドライブされない。
ここで、図13のV1、V2は、トランジスタM3、M4のドレイン・ソース間のインピーダンスによって決まるので、これらのトランジスタのゲート幅を調整することによってαの値を制御できる。遅延回路90、91は、todに相当する時間遅れを生成するためのものであり、遅延時間はレジスタ(register)信号によりプログラマブルに指定される。M1とM3、M2とM4は、遅延回路90、91の遅延時間に相当する期間だけドライブされるため、この期間だけドライブインピーダンスが小さくなり、図13のドライバ出力が得られる。
例えば、配線インピーダンスZoが75Ωの時、Rs1=25Ω、Rs2=47Ωとすれば、α=0.18のTCDWが生成される。本実施例では、C−MOSプッシュ−プル(push−pull)ドライバを示したが、オープン・ドレイン(open−drain)型のドライバでも同様の波形を得ることができる。
todの値は、DRAMの製造時にレジスタ(register)に固定的に設定してもよいが、一般にDRAMはバウンダリスキャン回路を備えているため、MCからバウンダリスキャン回路に制御信号を送り、バウンダリスキャン回路を介して設定することもできる。
todの値は、図14に示すように、MCに方向性結合器と同じ往復遅延時間をもつ配線を結線し、該配線の遅延時間と測定することによって決定するようにしてもよい。
ここに示した例では、アンプC1の出力をアンプC2、C3に分岐し、C2の出力は配線2−3に入力し、C3の出力は、直列接続された複数の遅延素子からなる遅延回路に入力する。配線2−3は、副結合線路の2倍長の配線であり、入力信号に2tdの遅延を与える。レジスタ(register)で遅延素子の出力選択スイッチを順次に切替えながら、遅延回路の出力信号と配線2−3の出力信号の入力タイミングを比較回路(comparator)で比較する。比較の結果、入力タイミングが異なっていた場合は出力遅延素子を変更し、両信号が同一入力タイミングとなる遅延素子選択スイッチのON/OFF情報を求める。このようにして決定したレジスタ値に基づいて、図12に示した遅延回路に与える抵抗切り替え時間todの値を決定する。この方法によれば、ドライバ内の出力抵抗可変回路に遅延時間設定回路を追加することで、容易にTCDWを生成できる。
第8の実施例を図15を用いて説明する。
第8の実施例は、第7実施例と同様、ドライバの出力抵抗を変化させてドライブ波形の振幅を調整してTCDWを生成するものであり、クロックを用いて出力抵抗の変更タイミング(すなわち、出力電圧のレベルシフト・タイミング)を決定することを特徴とする。
ここでは、例えば、フェイズ・ロック・ループ(Phase Lock Loop:PLL)を用いて、外部クロックφの1/2の周期をもつ内部クロックを生成し、この内部クロックの立ち上がりと立ち下がりで出力トランジスタM3、M4のON、OFFを制御する。すなわち、図13の波形生成をtod=2tdではなく、tod=φ/2として生成する。
図15において、最終段のドライバは、トランジスタM1〜M4で構成され、出力パッド5からのデータ出力は、データ信号(data)、アウトプットイネーブル信号(/OE)、クロック信号φによって制御されている。データ信号は、ラッチ回路R1によって外部クロックφと同期している。トランジスタM1〜M4の出力は、イネーブル信号とデータ信号に応じて変化するが、pMOS、nMOSからなるパス・トランジスタ(pass transistor)6−1、6−2と外部クロックφを二分周した内部クロックφ’とで制御されたトランジスタM3、M4は、或る一定時間しかドライブされない。すなわち、トランジスタM2とM4、M1とM3は、データ信号に応じて同時にドライブされるが、トランジスタM3とM4は、パス・トランジスタ6−1、6−2の入力がオフ状態となる内部クロックφ’のLow期間中は、ネゲートされる。すなわち、クロックの立ち上がり時点を0とすると、トランジスタM3、M4は、0<t<φ/2の期間はON状態となるが、t>φ/2となった時、OFF状態となる。
ここで、図13のV1とV2は、トランジスタM3、M4のドレイン・ソース間のインピーダンスに相当するため、これらのトランジスタのゲート幅を調整することでαの値を制御できる。
本実施例によれば、動作クロックの半分の周期でレベルシフトを行う形でTCDWが生成され、第7実施例に比べて、遅延回路などの複雑な回路を必要としないという特徴がある。
尚、ここでは、C−MOSプッシュ−プルドライバを示したが、オープン・ドレイン型でも同様の構成を実現できる。また、ここでは、DDR(Double Data Rate)クロックの立ち上がりと立ち下がりでデータが出力されるメモリシステムを対象として説明したが、データとクロックの出力周期の関係によって、1/2周期の内部クロックφ’に代えて、通常周期や1/4周期のクロックを適用することもできる。
第9の実施例を図16を用いて説明する。
第9の実施例は、第1〜第6実施例と第7、第8実施例とを組み合わせたもので、出力抵抗可変ドライバと波形整形配線とを用いて、TCCWを生成することを特徴とする。本実施例によれば、次の2つの効果がある。
第1の効果:波形整形配線のインピーダンスをメインラインのインピーダンスに近づけることができ、出力抵抗値の変化を小さくできる。例えば、可変出力抵抗により5〜10%、インピーダンス・ミスマッチにより5〜10%の反極性データ信号を生成することによって擬似リンギングTCDWを生成すれば、10〜20%の反極性データ信号の影響をもつTCDWを生成できる。
第2の効果:例えば、波形整形配線を利用する第1実施例に代表される方式では、図5に示したように、時刻4tdでリングバックが存在するが、図17に示すように、時刻t3で出力抵抗をRsからRs’と切り替えることによって、上記リングバックを低減、あるいは消失させることができる。
具体的に説明すると、時刻t3においてRsをRs’に変更すると、ドライバの出力電圧Vo’のみならず、図16における点Aの反射率Γ1’も変化する。
Vo’=V×Z1/(Z1+Rs’) ・・・・(10)
Γ1’=(Rs’−Z1)/(Rs’+Z1) ・・・・(11)
RsをRs’に変更する前の出力電圧を式(1)に示したVoとすると、Rsの変更による出力電圧の変過分は、ΔVo=Vo’−Voとある。一方、時刻t2において点Bで生成された点A方向への反射波が、時刻t3において点Aで反射される時、新しく生成される反射波はVr=Γ1’×V1 Γ1 Γ2^2Γ1’となる。但し、「^2」は2乗を表すものとする。
RsからRs’への変化によってリングバックをなくすための条件は、ΔVo+Vr=0である。この条件をもとに、式(2)、式(3)に示したΓ1、Γ2を適用して、式を解くと、
Rs’=(Z1 Γ1 Γ2^2−Rs)/(Γ1Γ2^2−1) ・・・(12)
の時、リングバックがなくなる。リングバックの存在は、アイの狭小化に繋がるため、本実施例のようにリングバックを無くすことによって、クロストーク信号のジッターの低減、アイの拡大により、より高速化された信号転送が可能となる。
尚、第1〜第6実施例と第9実施例で用いた波形整形配線は、配線インピーダンスがメインラインおよび副結合配線のインピーダンスとは異なるため、バスシステムの製造に際して、ライン幅等、メインラインとは異なった配線ルールを適用し、メモリモジュールの異なった配線層に形成ればよい。
以上の説明から明らかなように、本発明によれば、バスマスタとなる MCが接続されたメインライン、またはスレーブとなるDRAMが接続された副結合配線に、ドライバ回路に接続して適切なインピーダンスと適切な遅延時間を持つ波形整形配線を挿入し、インピーダンスミスマッチによる反射波によってドライブ波形を矩形波から擬似リンギング波形に整形することによって、方向性結合器が生成するクロストークのテイルを低減あるいは消失させることができる。
また、本発明によれば、バスマスタとなるMCが接続されたメインライン、またはスレーブとなるDRAMが接続された副結合配線に、レシーバ回路に接続して適切なインピーダンスと適切な遅延時間を持つ波形整形配線を挿入し、インピーダンスミスマッチによる反射波によってレシーバに入力されるクロストーク波形を整形することによって、方向性結合器が生成するクロストークのテイルを低減あるいは消失させることができる。
また、本発明によれば、MCまたはDRAMのドライバ出力インピーダンスを所定のタイミングで値に変化させ、ドライブ波形を矩形波から擬似リンギング波形に整形することによって、方向性結合器が生成するクロストークのテイルを低減あるいは消失させることができる。
本発明によれば、これらの3つの手法を単独、あるいは選択的に組み合わせることによって、方向性結合器を用いたバスシステムにおける信号転送の高速化が可能となる。
Claims (15)
- 1つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
1端から入力された上記バスマスタからの出力データを伝播させる他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その1端に上記バススレーブのうちの1つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記メイン配線と上記バスマスタのドライバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記メインラインの特性インピーダンスより小さく、上記ドライバの出力インピーダンスより大きいインピーダンスと、上記サブ配線の配線長と同一の配線長とを有し、上記ドライバから出力された矩形状のドライブパルスに対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。 - 1つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
1端が上記バスマスタに結合され、他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その1端に上記バススレーブのうちの1つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記各サブ配線と各バススレーブのドライバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記サブ配線の特性インピーダンスより小さく、上記ドライバの出力インピーダンスより大きいインピーダンスと、上記サブ配線の配線長と同一の配線長とを有し、上記ドライバから出力された矩形状のドライブパルスに対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。 - 1つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
1端から入力された上記バスマスタからの出力データを伝播させる他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その1端に上記バススレーブのうちの1つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記各サブ配線と各バススレーブのレシーバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記サブ配線の特性インピーダンスより大きいインピーダンスと、上記サブ配線の配線長と同一の配線長とを有し、上記方向性結合器によって上記サブ配線に生成されるクロストーク信号に対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。 - 1つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
1端が上記バスマスタに結合され、他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その1端に上記バススレーブのうちの1つが接続され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記メイン配線と上記バスマスタのレシーバとの間に挿入された波形整形用の付加配線とを有し、
上記付加配線が、上記第1の配線の特性インピーダンスより大きいインピーダンスと、上記第サブ配線の配線長と同一の配線長とを有し、上記各方向性結合器によって上記メイン配線に生成されるクロストーク信号に対して、該付加配線の信号往復遅延時間以降に反極性の信号波形変化を与えることを特徴とするバスシステム。 - 1つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
1端が上記バスマスタのドライバに結合され、他端が端抵抗で終端された第1のメイン配線と、1端が上記バスマスタのレシーバに結合され、他端が端抵抗で終端された第2のメイン配線とを有し、
上記第1のメイン配線を前記請求項3のメイン配線とし、上記第2のメイン配線を前記請求項2のメイン配線として、バスマスタからバススレーブへのデータ転送と、バススレーブからバスマスタへのデータ転送を独立して行なえるようにしたことを特徴とするバスシステム。 - 1つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
1端が上記バスマスタのドライバに結合され、他端が端抵抗で終端された第1のメイン配線と、1端が上記バスマスタのレシーバに結合され、他端が端抵抗で終端された第2のメイン配線とを有し、
上記第1のメイン配線を前記請求項1のメイン配線とし、上記第2のメイン配線を前記請求項4のメイン配線として、バスマスタからバススレーブへのデータ転送と、バススレーブからバスマスタへのデータ転送を独立して行なえるようにしたことを特徴とするバスシステム。 - 前記バスマスタがメモリコントローラで、前記各バススレーブがメモリであることを特徴とする請求項5に記載のバスシステム。
- 前記バスマスタがメモリコントローラであり、前記各バススレーブがメモリモジュールであることを特徴とする請求項6に記載のバスシステム。
- 前記バススレーブのドライバ側の付加配線と、レシーバ側の付加配線とが、メモリモジュール内の異なる信号配線層に形成されたことを特徴とする請求項7に記載のバスシステム。
- 複数の半導体装置間でデータを転送するバスシステムにおいて、
第1の半導体装置から引き出されたメイン配線と、
上記メイン配線に平行に配置され、その1端が第2の半導体装置に接続された方向性結合器用の複数のサブ配線と、
上記第1または第2の半導体装置から送信データに応じて送出されたドライブパルスが上記方向性結合器に入力された時、上記サブ配線における信号往復遅延時間後に、上記ドライブパルスとは逆の極性で該ドライブパルスの振幅の10〜20%の振幅を有する信号を生成し、上記方向性結合器に再入力するための手段を有することを特徴とするバスシステム。 - 請求項10のバスシステムにおいて、
前記半導体装置が、送信データに応じたドライブパルスを出力するドライバを有し、該ドライバが、前記逆極性信号の生成手段を備え、送信データの次のドライブパルスが出力されるまでの間、該逆極性信号の出力を継続することを特徴とするバスシステム。 - 請求項11のバスシステムにおいて、
前記ドライバが、並列接続された第1、第2のプッシュプル型回路と、遅延時間保持回路とを有し、
第1のプッシュプル回路は、送信データに応じたデータパルスを出力し、第2のプッシュプル回路は、上記第1のプッシュプル回路に同期して送信データに応じたデータパルスの出力を開始し、上記遅延時間保持回路が指定する時間経過後に、上記データパルスの振幅を所定レベルに低下させることを特徴とするバスシステム。 - 請求項12のバスシステムにおいて、
前記半導体装置が、外部接続された配線における信号遅延時間を検出するための遅延検出回路と、上記遅延検出回路で検出された遅延時間を前記遅延保持回路に与えるための手段とを備えたことを特徴とするバスシステム。 - 請求項11のバスシステムにおいて、
前記ドライバが、並列接続された第1、第2のプッシュプル型回路を含み、
データ信号とクロック信号とを同期させる同期手段とを有し、
上記第1のプッシュプル回路は、データ信号に応じてクロックに同期したデータ信号を出力し、
上記第2のプッシュプル回路は、該第1のプッシュプル回路と同期してデータ信号の出力を開始し、データ信号周期の半分の時間で出力をオフし、これによって、次のドライブパルスが出力されるまでの間、データ信号の振幅を10〜20%低下した状態を継続することを特徴とするバスシステム。 - 1つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムであって、
1端から入力された上記バスマスタからの出力データを伝播させる他端が端抵抗で終端されたメイン配線と、
それぞれ上記メイン配線に近接して配置され、その1端に上記バススレーブのうちの1つが結合され、他端が終端抵抗で終端された方向性結合器用の複数のサブ配線と、
上記メイン配線と上記バスマスタのドライバとの間に挿入された波形整形用の付加配線とを有し、該付加配線は、上記メインラインの特性インピーダンスより小さいインピーダンスを有し、
上記ドライバは、送信データに応じたドライブパルスを出力し、上記サブ配線の信号往復遅延時間後に、次のドライブパルスが出力されるまでの間、上記ドライブパルスより振幅の小さい反極性信号を出力することを特徴とするバスシステム。
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