JP4451776B2 - 等振幅方向性結合式バスシステム - Google Patents

Description

本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されデータ転送を行うバス伝送の高速化技術に関するものである。

多数のノードが接続され高速にデータを転送するためには配線の伝搬遅延時間が無視できなくなっている。特にＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）ではデータの動作周波数がアドレスのそれに対して２倍となっており、バス配線上の分岐配線の反射ノイズの影響で高速化が難しくなってきている。これを解決する方法として特開平０７−１４１０７９（ＵＳＰ５６３８４０２）「非接触バス」、特開２００１−０２７９１８（ＵＳ出願中０９／５７０３４９）「方向性結合式メモリモジュール」、特開２００１−０２７９８７（ＵＳ出願中０９／５６９８７６）「方向性結合式バスシステム」があった。
第２図に特開平０７−１４１０７９の方向性結合式バスの構成を示す。
これは２ノード間のデータ転送を後方クロストークすなわち方向性結合器によるＮＲＺ信号からＲＺ信号への変換を用いて行っていた。すなわちバスマスタ１０−１とスレーブ１０−２〜１０−４間の転送を２線間すなわち配線２０と２０−１〜２０−４間の後方クロストークを用いて転送する技術である。これはバスマスタ１とスレーブ１０−１〜１０−４間の転送には適していおり、すなわちメモリとメモリコントローラ間のデータ転送に適していた。この例において、バスに接続される方向性結合器は同一形状であり、これらの方向性結合器の結合係数（ＫＢ）及び結合長Ｌ１〜Ｌ４も一定であった。
次に、従来例、特開２００１−０２７９１８「方向性結合式バスシステム」、においては、メインライン２０を折り返して方向性結合器を多層で構成することにより高密度化を実現していた。この例も、方向性結合器の結合長は一定であった。
特開２００１−０２７９８７「方向性結合式メモリモジュール」では、メモリコントローラからの配線（メインライン）をメモリモジュール内に引き込みこれを対して、メモリモジュール内にて方向性結合器を構成している。この例においても、メモリバスに接続されるメモリモジュールは同一形状であり、メモリモジュール内の方向性結合器の結合係数（ＫＢ）・結合長も一定であった。
これら従来例では方向性結合器の長さが一定である特徴を持っていた。これは以下の理由による。
一般にドライブパルスの立上り時間が方向性結合器の往復の伝搬遅延時間より短い時、方向性結合器は結合長に依らない後方クロストーク信号量を生成する。このため、長さに依らず入力電圧と後方クロストーク電圧の比が一定となる。第２図でＭＣ１からのドライブ波形が配線２０上を伝搬するときの減衰が無視できるなら配線２０−１〜２０−４での後方クロストーク信号の生成量は一定となる。
このために、従来の技術ではそれぞれのクロストークを生成する方向性結合器長をＬ１〜Ｌ４とするとＬ１＝Ｌ２＝Ｌ３＝Ｌ４と一定であり、同じ方向性結合器の結合係数を実現するため方向性結合器の配線間隔も同じであった。この配線間隔と長さが一定の方向性結合器はどのバススレーブに対してもほとんど同じ信号量を生成していた。
以上のように方向性結合器を用いたこれまでの従来技術では、用いられたバス内で方向性結合器の結合長は一定で、結合係数（Ｋｂ）を決定する２線路間の間隔も一定であった。

このような技術であっても、メインラインのデータ転送レートが数百Ｍｂｐｓ程度の高速転送レートではなんら実用的問題は発生しない。それは方向性結合器が動作周波数に対して充分な大きさの信号生成量を生成させていたためである。
しかしながら、本発明者がメモリシステムに応用したときのバス性能を更に高速化するための研究を進め、メインラインのデータ転送レートが数Ｇｂｐｓ程度もしくはそれ以上の超高速転送レートのＸＴＬ結合方式のメモリシステムを検討したところ、ＮＲＺ ＲＺの信号変換にともなうＲＺ変換信号の波形のなまりとこれに伴うマスター近距離側メモリとマスター遠距離側メモリとのＲＺ変換信号の振幅値の差と高速化に伴うジッタ量の増加と言う新規な問題を発見した。
これまでの方向性結合器の結合長の決め方は以下の通りである。
第２図で例えばメインライン２０と配線２０−１とが構成する方向性結合器を考える。配線２０を主結合線路、２０−１を副結合線路と呼ぶ。ドライブパルスが主結合線路２０を図面上左から右に進行する場合、副結合線路２０−１の左端（近端）に後方クロストークが生成される。方向性結合器が電源プレーンに囲まれるように構成されるストリップ線路の場合、右端（遠端）に発生する前方クロストークは無視できるぐらい小さいし、片方が空気層で構成されるマイクロストリップ線路の場合でも終端抵抗で吸収される。
ドライブパルスの立上り時間をＴｒ、副結合配線２０−１の伝搬遅延速度をＶｐ、伝搬遅延時間をＴｄ、配線長をＬと置くと、数式（１）の条件で近端クロストーク信号は２Ｔｄの信号を方向性結合器は生成し、このときの信号振幅が最大である。
Ｔｒ ≦ ２＊Ｔｄ （１）
Ｔｄ ＝ Ｌ／Ｖｐ （２）
このため、最大の後方クロストークを生成する方向性結合器の結合長は数式（３）のような関係となり、等号が成り立つとき最短となる。ドライブパルスが主結合線路を伝搬する最大立上り時間Ｔｒに対して数式（３）が成り立てば、第２図の各副結合線路２０−１〜２０−４はその近端に等量の信号を生成することになる。
Ｌ≧１／２＊Ｔｒ＊Ｖｐ （３）
特開平２００１−０２７９１８の第３の課題の説明にあるように、ドライブパルスに含まれる高周波成分は配線の表皮効果、誘電損失により減衰が大きくなり、このため立上り時間がＭＣ１から見て遠くにある方向性結合器ほど長くなると言う現象がある。このため、これまでの従来例では長くなったＴｒに結合長（Ｌ）を合わせていた、ないし、前方クロストークを利用していた。
多くの場合、方向性結合器を高精度で製造するため、方向性結合器には多層基板の内層に構成されるストリップライン構造が用いられており、前方クロストークを利用することができない。そのため、第２図において、Ｌ４が数式（３）を満たすようにＬ１〜Ｌ４が決められており、Ｌ１〜Ｌ３が所望の物よりも長いことになる。
更に、伝送信号が高速になることにより方向性結合器により波形鈍りが生じるようになり、符号間干渉が大きくなることが判明した。第３図は一例として、（Ａ）５００Ｍｂｐｓ時のデータ転送時の、（Ｂ）１Ｇｂｐｓ動作時の、ドライブパルスとクロストーク信号を示す。ドライブパルスが伝送する場合、立上りと立下がりに応じた時刻にポジティブとネガティブのパルスが生成される。クロストーク波形で、ポジティブもネガティブも三角波の形をしているが、三角波の立さがりの方が立あがりより遅い。
オシロスコープで詳細にクロストーク信号波形を観察すると、この立下がり部の波形に尾を引いている部分が有ることが分かった。この部分をｔａｉｌ部と呼ぶことにする。このｔａｉｌ部がある原因は、ドライブパルスとクロストーク信号のそれぞれが方向性結合器を伝搬していく時に生じる波形鈍りによると考えられ、これは信号に含まれる高周波成分が配線の表皮効果、誘電損失により減衰が大きくなためである。このため減衰は距離が長くなるほど顕著である。
第３図（Ａ）では、ポジティブパルスのｔａｉｌ部は周期（Ｔ）２ｎｓの範囲内で収まっていたのでネガティブパルスに対して影響を与えていなかった。しかしながら、第３図（Ｂ）のように、周期が１ｎｓとなると、同じ配線長を持つ方向性結合器に対してはポジティブパルスのｔａｉｌ部が次のネガティブパルスと干渉を起こしている。これは２つの信号（符号）間の干渉であることから符号間干渉（ＩＳＩ：ＩｎｔｅｒＳｙｍｂｏｌＩｎｔｅｒｆｅｒｅｎｃｅ）と呼ばれている現象である。このため、ネガティブパルスの１周期前にデータがない場合とある場合を比べるとデータがある場合は、前のデータに重畳する形で信号が生成されるので波形にずれが生じてしまう。このずれがジッタの原因となってしまう。なぜなら第２図の各バススレーブ１０−１〜１０−４にクロストーク波形が到達するとき、レシーバが規定するスレッショルド電圧に前のデータに応じて早い遅いが生じてしまうためである。
このジッタが高速化の妨げとなっていた。また、第２図において、バスマスタ１からのドライブパルス（ＮＲＺ信号）が遠方に行くに従い表皮効果などで立上りが鈍ることになる。このため、方向性結合器の副接合線路２０−１〜２０−４で生成される信号は遠くにあるものほどｔａｉｌ部が長くなり、結合長が数式（３）を満たしていないときクロストーク信号量は小さくなる。
例えば、バススレーブ１０−１へ伝搬する信号に比べて、バススレーブ１０−４へ伝搬する信号の方が信号量が小さく、かつ波形が鈍っていることになる。
更に、レシーバ内で発生するジッタも大きくなることになる。何故ならば、バススレーブ１０−１〜１０−４内のレシーバには異なる波形が入力されることになる。一般に、レシーバが充分にゲインがない場合、レシーバはその入力信号の大小によりノイズの感度、レシーバを通過する遅延時間に差がある。このため、バススレーブ１０−１〜１０−４内レシーバは入力信号波形が異なるため、ノイズ感度、遅延時間に差があることになる。このため、高速データを転送する場合、このノイズ感度、遅延時間差がレシーバの動作に影響しこれがジッタの原因となっていた。
本発明の目的は、メインラインのデータ転送レートが超高速となっても信号書き込み／信号読み出しが確実に行えるようにタイミングのマージンを確保することである。すなわち、信号量を一定にしジッタを減らすことである。これにより高速動作が可能なメモリシステムを提供することにある。
本発明において第１の課題は、高速化に伴って符号間干渉が大きくなり、方向性結合器の位置によりドライブパルスの遷移時間が異なることからジッタ量も方向性結合器の位置により異なるという課題があった。このため、第１の目的は、方向性結合器により発生するジッタを方向性結合器の位置に関わらず一定にすることでシステム全体のタイミングマージンを一定することにある。
バスマスタ１とバススレーブ１０−１〜１０−４間のデータ転送において、配置に依って生じる信号波形の振幅差を無くすことである。これにより、レシーバジッタを低く抑え、ノイズ感度を一定にすることで更なる高速化を実現できる。
本発明において第２の課題は、メモリモジュールのようにシステムの構成により方向性結合器の結合長が充分取れないあるいは等間隔にバススレーブを配置しなければならない場合では方向性結合器の結合長を最大長になるように配置させ、そのため結合長も一定にならざるを得なかった。このため、第１の課題のようにスレーブ間で発生する信号量が異なりジッタの原因となっていた。第２の目的はメモリモジュールのような等間隔で配置されバススレーブ間隔が取れない状態で、バススレーブ毎に生成するクロストーク信号量を一定にすることである。
本発明の第３の課題は、方向性結合器に依る生成波形がｔａｉｌ部を含んでいることによりこのｔａｉｌ部自身が高速化に伴ってジッタの原因になっていた。第３の目的はこのｔａｉｌ部をなくすこと、信号振幅を一定にすることでジッタを少なくすることにある。
第１の課題を解決するための手段として、方向性結合器を流れる信号の鈍りに応じて結合長を変えることで生成信号を一定することである。なまりの少ない波形には結合長を小さくし、なまりの大きな信号に対しては結合長を大きくすることでなされる。
第２の課題を解決するための手段として、メモリモジュールのようにシステムの構成により方向性結合器の結合長が充分取れないあるいは等間隔にバススレーブを配置しなければならない場合であっても、バススレーブ毎に生成するクロストーク信号量を一定にするために、方向性結合器の結合係数を調整することであり、このために方向性結合器の配線間隔をＭＣから見て遠方ほど狭くすることでなされる。
第３の課題を解決するための手段として、ドライブパルスにｔａｉｌ部を打ち消すような波形を織り込んでおくことである。例えば立ち上がり信号なら、ｔａｉｌ部を打ち消すように該立上り時間から程なく、立下がりの信号を重畳しておくことでなされる。この立下がり信号はバススレーブに接続されている方向性結合器の位置、立上り時間ｔａｉｌ部の波形によりスレーブ毎に調整される。このｔａｉｌ部をなくすことで信号振幅を一定にできジッタを少なくすることができる。

第１図は、第１の実施例を説明する図である。
第２図は、従来技術である。
第３図は、従来技術の波形（５００Ｍｂｐｓ）従来技術の波形（１Ｇｂｐｓ）である。
第４図は、モジュールの方向性結合器長と方向性結合器により生成された信号振幅である。
第５図は、波形の定義である。
第６図は、第２の実施例の配線間隔が調整された方向性結合器式バスである。
第７図は、第２の実施例の方向性結合器（鳥瞰図）である。
第８図は、第３の実施例の方向性結合器式バスである。
第９図は、第４の実施例の方向性結合器式バスである。
第１０図は、第５の実施例の方向性結合器式バス（メモリシステム）である。
第１１図は、第６の実施例（折り返し配線を用いたメインライン）である。
第１２図は、第７の実施例のメインラインをモジュール内で折り返したメモリバスである。
第１３図は、方向性結合器の結合長と結合係数を調整した方向性結合器式バスである。
第１４図は、ｔａｉｌ部をキャンセルするためのドライバ回路４である。
第１５図は、ｔａｉｌ部をキャンセルするためのドライブ波形と符号間干渉が低減したクロストーク波形である。
第１６図は、方向性結合器式バス（鳥瞰図）である。

第１の実施例を第１図を用いて説明する。これはメモリシステムを構成した実施例である。
１はメモリコントローラ制御機構を有するＬＳＩチップ（以下ＭＣ：Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｏｒ）である。１０−１〜１０−４はメモリチップ（ＤＲＡＭ）である。第１図では、４個のメモリがＭＣ１とデータ転送しているがそれ以上でもこれ以下でも目的・効果は同じである。
２０はＭＣ１から引き出された配線（メインライン）で遠端で終端抵抗３０（Ｒｔｔ）により整合終端されている。配線２０−１〜２０−４はメインライン２０と近接位置に平行に配線されており、それぞれメインライン２０の一部と方向性結合器を構成している。この配線２０−１〜２０−４は方向性結合器を構成している他方の配線であるので副結合線路と呼ぶ。副結合線路２０−１〜２０−４のＭＣ１から見て遠端は整合終端され、近端はＤＲＡＭ１０−１〜１０−４へそれぞれ配線されている。各終端抵抗３０、３０−１〜３０−４は終端電圧（Ｖｔｔ）に低インピーダンスで接続されている。
ここで方向性結合器の結合長、すなわち、メインライン２０の一部と副結合器２０−１〜２０−４の平行配線長をそれぞれＬ１〜Ｌ４で表す。
第４図に第１図の構成でＤＲＡＭ１０−１〜１０−４に伝達した信号の振幅を回路解析シミュレーションにより得られた解析結果を示す。解析の条件は、まずドライブパルスはＭＣ１から出力され３２個のパターンのランダムパルスからなる。これにより符号間干渉（ＩＳＩ）の効果を含んでいる。動作周波数は１．３Ｇｂｐｓである。第４図の横軸は各方向性結合器の結合長Ｌｉ（ここで、Ｌ１〜Ｌ４をＬｉで代表させた）、縦軸を生成されたピーク電圧Ｖｓｗを示している。
波形の定義を第５図に示す。第５図（Ａ）はドライブ波形、第５図（Ｂ）はＤＲＡＭ入力部での波形であるクロストーク信号（ｃｏｕｐｌｅｒ ｓｉｇｎａｌ）波形、ＤＲＡＭ入力部での信号振幅をＶｓｗ、ピーク部での電圧変動をＶｖ、スレッショルド電位をＶｔｈ、ＶｔｈでのジッタをＴｊと記した。第４図中の実線はＤＲＡＭ１０−１での、点線は１０−４での長さＬｉに対する生成された信号ピーク電圧を示している。
第４図から同じ結合長ＬｉならＤＲＡＭの位置でＭＣ１に近い方が信号振幅が大きいことが分かる。例えばＤＲＡＭ１０−１での信号振幅Ｖｓｗが２００ｍＶ生成するためにはＬ１＝１７ｍｍで良いが、ＤＲＡＭ１０−４では、Ｌ４＝２５ｍｍ必要であることがわかる。
設計のし易さにより、５ｍｍピッチで結合長Ｌｉを構成する場合、このシミュレーションでは以下の長さが各ＤＲＡＭ１０−１〜１０−４に対して数式（４）の条件でほぼ等信号量の２００ｍＶを確保できる。
Ｌ１＝１５ｍｍ、 Ｌ２＝２０ｍｍ、 Ｌ３＝２０ｍｍ、 Ｌ４＝２５ｍｍ （４）
従来技術ではすべての結合長を２５ｍｍとしていたので、ＤＲＡＭ１０−１に対しては２６０ｍＶ、ＤＲＡＭ１０−４に対しては２００ｍＶと６０ｍＶも異なっていた。このため、２つのＤＲＡＭ内のレシーバの遅延時間が異なりタイミングマージンを減らしていた。一設計例では入力振幅電圧差が１００ｍＶに対してレシーバの遅延差は約１１０ｐｓであったので６０ｍＶは、６６ｐｓの遅延ばらつきを意味する。また、この場合の方向性結合器のジッタ量Ｔｊは１３７ｐｓであったので、これとレシーバの遅延ばらつきと合算すると２０３ｐｓのばらつきとなっていた。
これに対して本実施例では、ランダムパルスを１．３Ｇｂｐｓで駆動し、ＤＲＡＭ１０−１〜１０−４の全て電圧がほぼ等しくなり、かつ方向性結合器でのジッタ量の最大値はｓｉｍｕｌａｔｉｏｎ結果から１１５ｐｓであり、従来技術に比べてレシーバばらつきを考慮しても８８ｐｓ小さいことが分かる。これは動作周期の１０％に相当し、この分タイミングマージンを確保できるあるいはその分高速化が可能となるといえる。
このように各方向性結合器の長さを数式（４）の様に信号量に応じて長さを調節することによって信号量変動を抑え、ジッタも抑えることができた。このため、各ＤＲＡＭ１０−１〜１０−４内のレシーバの遅延量差を抑えることができてバスのタイミングマージンを増やすことができる。すなわち、バスの高速化に効果があることがわかる。更に、ＤＲＡＭ１０−１〜１０−４の各間隔を一番長い１０−４の方向性結合器長に合わせる必要がないのでＤＲＡＭ１０−１と１０−２との間、１０−２と１０−３との間を狭くできる。これは高密度化が可能になったといえる。
第２の実施例として、方向性結合器の結合長を一定のままに配線間隔を変えることで生成信号量を一定にする構成を第６図、第７図を用いて説明する。
第６図の構成要素は第１図のそれと同じであるので差異のみ説明する。副結合配線２０−１〜２０−４は同じ長さを持っている。しかしながら方向性結合器を構成するメインライン２０の一部と副結合器２０−１〜２０−４の平行配線の間隔が異なる。今、副結合配線２０−１とメインライン２０の配線間隔をｗ１とし、同様に副結合配線２０−２〜２０−４とメインライン２０の配線間隔をｗ２、ｗ３、ｗ４とする。配線間隔を代表させて表示する場合はｉ番目の意味でｗｉと表記する。
第７図にプリント基板１０内に設けられた方向性結合器の鳥瞰図を示す。直方体が金属導体である。方向性結合器を構成するメインライン２０と手前の副結合配線２０−１はｗ１の間隔を保って配線され、メインライン２０と副結合配線２０−２はｗ１より狭いｗ２の間隔を保って配線される。この第７図では配線が上下両方を電源層に囲まれているのでストリップラインで構成した図であり、一方を空気層と片方しか電源層を保たないマイクロストリップラインに対しても以下の議論は成り立つ。
配線間隔ｗｉが異なる方向性結合器は結合度が異なる。すなわち、間隔ｗｉが広い方が結合度は小さくなる。これは２線路間の容量性結合、誘導性結合が共に小さくなるためである。第７図は横方向に方向性結合器を構成したが、縦方向でも同じである。
方向性結合器の結合度Ｋｂを式（５）のように定義する。
Ｋｂ＝（方向性結合器の近端での信号生成量）／（主結合線路のドライブパルス電圧） （５）
従来技術で記したようにこれは後方クロストーク係数と呼ばれるものであり、ドライブパルスの立上り時間が方向性結合器の往復の伝搬遅延時間より短いとき一定値を取る。この場合、第７図の配線構造において２線路の静電容量行列［Ｃ］、インダクタンス行列［Ｌ］と表すと、以下の数式のような関係がある。ここで、各行列の要素を添え字ｉｊで表した。
Ｚｏｄ＝Ｓｑｒｔ［（Ｌ１１＋Ｌ１２）／（Ｃ１１＋Ｃ１２）］ （６）
Ｚｅｖ＝Ｓｑｒｔ［（Ｌ１１−Ｌ１２）／（Ｃ１１−Ｃ１２）］ （７）
Ｋｂ＝１／２｛（Ｚｅｖ−Ｚｏｄ）／（Ｚｅｖ＋Ｚｏｄ）｝ （８）
ここでＳｑｒｔは平方根を表している。後方クロストーク係数Ｋｂは［Ｃ］、［Ｌ］の要素で表される。
第６図において、メインライン２０が方向性結合器を構成している区間で便宜上区別する事にし、ＭＣ１に近い順に区間１、２、３、４とする。ｉ区間を進むドライブパルスの減衰量をαｉとし、ｉ番目の区間の方向性結合器の結合度をＫｂｉで表す。メインライン２０の区間１に入射されるドライブパルスをＶ０とすると、区間ｉの副結合線路近端で生成される信号量Ｖｉは数（９）で表される。
Ｖ１＝Ｋｂ１＊Ｖ０
Ｖ２＝Ｋｂ２＊Ｖ０＊α１
Ｖ３＝Ｋｂ３＊Ｖ０＊α１＊α２
Ｖ４＝Ｋｂ４＊Ｖ０＊α１＊α２＊α３
Ｖｉ＝Ｋｂｉ＊Ｖ０＊Πｉ（αｉ） （９）
ここで、Πｉ（αｉ）＝α１＊α２＊α３．．．．＊αｉである。減衰は周波数成分に依って異なり表皮効果やコンダクタンスロスにより高周波成分ほど大きい。すなわち、メインライン２０を伝搬するＮＲＺ信号の遷移部（立上り部、立下がり部）に多くの高周波成分があり、これが方向性結合器の副結合線路近端部に生成される信号のピーク値を規定していることから、この遷移部の減衰量をαとおくことは自然である。また、逆にいうと、各方向性結合器の結合度Ｋｂを同じにして誘起される信号ＶｉとＶｉ＋１の比は、αｉにほぼ等しいといえる。
式（９）から分かるように”Ｋｂｉ＊Πｉ（αｉ）＝一定”に成るようにＫｂｉを調整すれば、副結合線路近端部の信号生成量はほぼ等しくなる。本実施例では方向性結合器の結合長が一定であるのでαｉ≒αとすると式（１０）を満たせばよい。
Ｋｂｉ＝１／α＾（ｉ−１）） （１０）
ここで記号″ｘ＾ｉ″はｘのｉ乗を示している。１Ｇｂｐｓ程度のデータ転送では減衰は無視はできないがそれほど大きくないことからα＝（１−ｘ）と置いて、ここでｘ＜＜１であるので式（１０）は式（１１）へと変形できる。
Ｋｂｉ＝１／（（１−ｘ）＾（ｉ−１））
＝Ｋｂ１＊（１＋（ｉ−１）＊ｘ） （ｉ＞１） （１１）
第１図と同様に、シミュレーションにより回路解析した結果、方向性結合器のＫｂが等しくて結合長が２５ｍｍの場合、減衰率αはほぼ０．９であり、ｘは０、１となった。
そこで、Ｋｂ２をＫｂ１の１．１倍、Ｋｂ３をＫｂ１の１．２倍、Ｋｂ４をＫｂ１の１．３倍になるように配線間隔ｗｉを変えた系でシミュレーションした。このときのｗｉの値は数式（１２）である。
ｗ１＝０．１６０ｍｍ、ｗ２＝０．１３５ｍｍ、ｗ３＝０．１５ｍｍ、ｗ４＝０．１ｍｍ （１２）
ｓｉｍｕｌａｔｉｏｎの結果、ＤＩＭＭ間のＶｓｗのばらつきは、ｗｉを一定した場合６１ｍＶに対して本実施例は２８ｍＶと約半分になっていることが分かった。なお、バス配線のジッタはほぼ同じ１００ｐｓであった。
このため、バスの配線ジッタにはあまり低減効果はないがＤＩＭＭ間でレシーバへの入力振幅のばらつきが少ないことからレシーバの遅延時間のばらつきが少ないことから高速化に効果があることが分かる。
第３の実施例を第８図を用いて説明する。本実施例は第１の実施例の異なる結合長を持つ方向性結合器を用いた場合であってもモジュール間隔を一定にする実施例である。
ＤＲＡＭ１０−１〜１０−４はそれぞれ６０−１〜６０−４で示されたドータボードに搭載され、コネクタ５０−１〜５０−４を介して、マザーボード１００に接続される。マザーボード１００にはＭＣ１が搭載され、メインライン２０と、これの一部と方向性結合器を構成する副結合線路２０−１〜２０−４が形成されている。ドータボード６０−１〜６０−４には多くのＤＲＡＭが搭載されているが第８図では簡単のため１つしか記していない。
ＭＣ１からのドライブパルスが方向性結合器のメインライン２０を伝搬し、この方向性結合器によって生成された信号はコネクタ５０−１〜５０−４を介してＤＲＡＭ１０−１〜１０−４に伝達される。この逆のデータ信号の伝搬も同じである。
ここで、方向性結合器の結合長は第１の実施例と同じくＭＣ１に対して遠くに行くに従い長くなっている。しかし、モジュール６０−１〜６０−４の間隔は本実施例では一定である。モジュール６０−１〜６０−４に搭載されるＤＲＡＭ１０−１〜１０−４など半導体の消費電力が大きい場合装置によっては放熱のためのある程度の間隔が必要である。そして、放熱の観点ではモジュール間隔が一定である方が熱源が均一となるので風で熱拡散する場合でも実装構造が簡単になるという効果がある。そのため、方向性結合器の結合長が異なる場合であっても、モジュールの間隔は一定にした方が装置の放熱性は良い。本実施例ではバス接続されたＭＣ１とＤＲＡＭ１０−１〜１０−４で信号振幅を同じにでき、かつ、高消費電力ＤＲＡＭに対して熱の集中も避けることができた。
第４の実施例を第９図を用いて説明する。
ＤＲＡＭなどデータ転送する半導体ではそのバスにはデータ信号の他に制御信号・アドレス信号（Ｃ／Ａ信号）を持つことが多い。本実施例はこのＣ／Ａ信号を方向性結合器を用いて転送する場合であって、メモリモジュール内に該方向性結合器を構成した例である。
ＤＲＡＭメモリモジュールでは限られたスペースに多くのＤＲＡＭチップを載せるため、ＤＲＡＭの間隔を調整することが難しい。このため、高密度のＤＲＡＭモジュールのＣ／Ａ信号を方向性結合器でデータ転送する場合、第２の実施例のように結合係数Ｋｂを結合器毎に変えることで生成される信号量を一定するのが望ましい。
第９図のメモリモジュール６０内にはＤＲＡＭ１０−１〜１０−４が搭載され、ＤＲＡＭ１０−１〜１０−４とＭＣ１の配線が示されている。２０ａはＭＣ１からコネクタ５０までのマザーボード１００内に用いられた配線で、ドータボード６０内の配線２０ｂに接続されている。配線２０ｂは整合終端されており配線２０ｂの一部と副結合線路２１−１〜２１−４がドータボード６０内で方向性結合器を構成している。ＤＲＡＭ１０−１〜１０−４に接続される方向性結合器は、第２の実施例のように結合長を持つが、配線間隔が異なることで結合係数Ｋｂをそれぞれ変えている。このＫｂは実施例２と同じ割合で決定されている。すなわち、ＭＣ１から見て遠方に位置する方向性結合器の結合係数（Ｋｂ）を大きくしている。このため、方向性結合器で生成されＤＲＡＭ１０−１〜１０−４へ伝搬される入力信号の振幅は殆ど同じとなり、配線間隔ｗｉを変えていない場合に比べて信号振幅バラツキとジッタを抑えることができる。すなわち、等信号生成がなされていることが分かる。このため、これまでの実施例と同じくジッタ低減の効果がある。本実施例ではＣ／Ａ信号に方向性結合器を用いる場合について述べたがこれをデータに対して施しても同じ効果を得ることができる。
第５の実施例を第１０図を用いて説明する。本実施例では第４の実施例で示したメモリモジュール６０を用いてデータ転送するメモリバスで、Ｃ／Ａ信号用の方向性結合器をモジュール内に、データ信号用の方向性結合器をマザーボード１００内に施した例である。
メモリモジュール６０−１〜６０−４は同じ構成のモジュール基板で、ＤＲＡＭを多数搭載している。それぞれのＤＲＡＭを１０−１〜１０−４で代表させた。モジュールには大きく分けてＣ／Ａ信号用とデータ信号用のピン乃至パッドはあり、これらの信号はこの図では示されていないコネクタにより接続されている。
Ｃ／Ａ信号は各モジュール６０−１〜６０−４へＭＣ１から配線され、これらを２３で示した。データ信号は各モジュール６０−１〜６０−４へＭＣ１から配線され、これらを２２で示した。このデータ信号の本数はモジュールの持つデータ信号ピンだけ有り、ＰＣ／サーバに用いられるモジュールの場合３２本、６２本、７２本、１４４本を有する。そしてそれら複数の配線からなるデータ信号用の配線構造はほぼ等しい。
第１０図はメモリモジュール６０−１〜６０−４がマザーボード１００に垂直に搭載された場合の上面図で配線の構造を明らかにする目的で書かれている。ＭＣ１から各ＤＲＡＭ１０−１〜１０−４へのデータ信号配線２２は方向性結合器を介して送受信され、該方向性結合器はマザーボードに構成されている。この結合長はＭＣ１から見て近い順にＬ１、Ｌ２、Ｌ３、Ｌ４となっている。この構成は第１の実施例と同じであり、このためＭＣ１から見て遠い方の方向性結合器の結合長が長くなっている。
このため、データ信号の信号生成量はどのＤＲＡＭに対してもほぼ同じ信号量となり、信号電圧バラツキ、ジッタが小さく高速化に効果がある。
Ｃ／Ａ信号信号に対してはＭＣ１とモジュール６０−１〜６０−４が１対１接続されているため、どのＤＲＡＭに対しても第４の実施例と同じくほぼ同じ信号量となり、信号電圧バラツキ、ジッタバラツキが小さく高速化に効果がある。すなわち、データに対してもＣ／Ａ信号に対してもジッタ低減の効果がある。
第６の実施例を第１１図を用いて説明する。
この実施例はメインラインを折り返し配線により高密度化した配線に等信号量を生成する方向性結合器を適用した物である。
２０はＭＣ１から引き出された折り返し配線である。メモリモジュール６０−１〜６０−４にはＤＲＡＭが多数搭載されており、コネクタ５０−１〜５０−４を介してバス接続されている。ＭＣ１から近い順に配置されているモジュール６０−１〜６０−４から引き出された副結合線路２０−１〜２０−４は、それぞれ第１１図のように副結合線路２０−１、２０−４、２０−３、２０−２の順で、Ｌ１、Ｌ４、Ｌ２、Ｌ３の長さで配置されている。ＤＲＡＭ１０−１には配線２０−１がＬ１の長さで、ＤＲＡＭ１０−２には配線２０−２がＬ４の長さで、ＤＲＡＭ１０−３には配線２０−３がＬ２の長さで、ＤＲＡＭ１０−４には配線２０−４がＬ３の長さで接続されている。ここで、ＭＣ１からの配置の遠近ではなく、メインライン２０の遠近で方向性結合器が配置されていることを特徴としている。
このようにメインライン２０を折り返しこれに対して副結合線路を構成することで、モジュールの高密度化と供に方向性結合器により生成される信号振幅も一定にできる。また、本方式副結合線路２０−２、２０−３が重ならないように配置すればモジュール６０−２と６０−３の間隔Ｌ２３を縮めることができる。これはこの区間で方向性結合器が無いためである。
これにより同じ枚数のメモリモジュール数を高密度にかつ、等信号量を生成する方向性結合器を構成することができる。
第７の実施例を第１２図を用いて説明する。
本実施例は、メインラインをモジュール内に折り返したバス方式で、等信号量になるように方向性結合器を構成した例である。そして、メモリモジュールの種類を２種類で構成した例である。
ＭＣ１からのメインライン２０はマザーボード１００内の信号層とコネクタ５０−１を介してモジュール６０−１内に接続配線されている。モジュール６０−１内の配線２０と副結合線路２０−１、２０−２が方向性結合器を構成し、ＤＲＡＭ１０−１、１０−２に接続されている。メインライン２０はモジュール６０−１内で折り返されてコネクタ５０−１を介して、再びマザーボード１００内の信号層でコネクタ５０−２まで配線される。以下同様に、モジュール６０−２、６０−３、６０−４内をメインライン２０はマザーボード上の終端抵抗にて終端されている。ここで、モジュール６０−１、６０−２は同じ構成のモジュールであり、２つの方向性結合器の結合長をそれぞれＬ１、Ｌ２とすると、Ｌ１≦Ｌ２となっている。更にモジュール６０−３、６０−４は同じ構成のモジュールであるが、この２つの方向性結合器の結合長をＬ３、Ｌ４とすると、Ｌ３≦Ｌ４の関係がある。２種類のモジュール間の関係は数式（１３）となる。
（Ｌ１≦Ｌ２）≦（Ｌ３≦Ｌ４） （１３）
このように構成することにより、方向性結合器の配線長が実施例１と同じ効果であるクロストーク信号生成量を同じにすることによってジッタを抑えることができた。このため、各ＤＲＡＭ１０−１〜１０−８内のレシーバの遅延量差を抑えることができてバスのタイミングマージンを増やすことができる。すなわち、バスの高速化に効果があることがわかる。
コネクタにモジュールを挿入することでバス接続を行う方向性結合式メモリシステムであって、方向性結合器の長さをＭＣ１から見て遠くに位置するほど長くなるように構成する場合であっても、モジュールの種類を２種類と限定することでコスト削減と、性能向上の両立を果たしている。
第８の実施例として第１３図を用いて説明する。
本実施例はこれまでの実施例よりも更なる高速化を目指した例である。
構成は実施例１とほぼ同じであるが、方向性結合器の構成が異なる。この実施例では方向性結合器を構成する２線路間（メインライン２０と各副結合線路２０−１〜２０−４）の配線間隔ｗｉと結合長Ｌｉがそれぞれ異なる。
ｗ１≧ｗ２≧ｗ３≧ｗ４ （１４）
Ｌ１≧Ｌ２≧Ｌ３≧Ｌ４ （１５）
数式（１４）の配線間隔ｗｉはＭＣ１から見て近端の方向性結合器の方が開いており、このため後方クロストーク係数Ｋｂは遠端の方が大きい。しかし、このＫｂの差はドライブパルス信号がメインライン２０を伝搬するに従い鈍る効果を打ち消している。また、結合長Ｌｉは、実施例１では遠端ほど長くしていたが本実施例では遠端ほど短い。これは遠端に行くほどドライブパルスが鈍ることから遠端ほど生成されるｔａｉｌ部も長いことになる。このため、ドライブパルスの波形鈍りによるｔａｉｌ部の増大とジッタの増加を抑えるために、結合長Ｌｉを短くしているのである。当然実施例１とは正反対のことを行うため、結合長Ｌｉの現象に伴い信号量も減少するが、これは結合係数Ｋｂを大きくすることで補償している。すなわち、結合長Ｌｉと配線間隔ｗｉを数式（１４）、（１５）の様に構成することで生成されるクロストーク信号は同程度の信号振幅と信号時間幅を持っており、このため、配線によるジッタの増加並びにレシーバの遅延時間ジッタを抑えることができる。このため、実施例１に比べて更に超高速なデータ伝搬に好適である。
第８の実施例として第１４図を用いて説明する。
第１４図はこれまでの実施例１〜７のＭＣ１あるいはＤＲＡＭ１０−１〜１０−４に搭載される半導体素子のドライバ４に関する物であり、本実施例はｔａｉｌ部を無くすことでｊｉｔｔｅｒの抑えることに目的がある。
本実施例の構成を述べる前に波形を用いてジッタ低減の原理を第１５図を用いて説明する。
第３図に示したように高速データ転送を行う場合、バス配線での符号間干渉は主にクロストーク信号のｔａｉｌ部が後に続くデータに重畳することで生じていた。このため、クロストーク信号からｔａｉｌ部を小さくすればバスの符号間干渉であるジッタ量を減らすことができる。
第１５図はこのｔａｉｌ部を小さくするためのドライブパルス（Ａ）とクロストーク信号波形（Ｂ）である。点線の７０は第３図（Ｂ）のドライブパルスと同じ従来技術の波形であり、時刻ｔｏｄまで実線に重なっている。実線の８０は本実施例でのドライブパルスである。
時刻”０”で振幅Ｖ１でドライブされたパルスは時刻ｔｏｄ後に（−α＊Ｖ１）でデータとは反極性のパルスがドライブされている。ここでαは係数でおよそ１０〜２０％である。第１５図は、ＬからＨへドライブした波形の説明図であり、同様にＨからＬの場合はデータとは反極性の（＋α＊Ｖ１）がｔｏｄ後にドライブされることになる。
この点線のドライブパルス７０に対するクロストーク波形は第１５図（Ｂ）の点線の波形７５の様に、第１５図（Ａ）の実線のドライブパルス８０に対するクロストーク波形は第１５図（ｂ）の実線の波形８５の様になる。波形７５と８５は時刻ｔｏｄまでは重なっている。これはｔｏｄまでは方向性結合器を伝搬するドライブパルス７０、８０で同じためである。しかし、時刻ｔｏｄ後は実線のドライブパルス８０は反極性で更に振幅（−α＊Ｖ１）でドライブしているのでこれに応じて方向性結合器でも反極性の信号が生成されこれが点線の波形７５に重畳される。このため重畳される波形は時刻（ｔｏｄ＋ｔｒ）後に最大（−α＊Ｖｐ）になり、これが点線の波形７５に重畳して実線の波形８５の様にｔａｉｌ部が小さくなる。ここで、Ｖｐは方向性結合器で生成されるクロストークの最大値で数式（１）が成り立つとき数式（９）と同じくＶｐ＝Ｋｂ＊Ｖ１の関係がある。ｔｒはドライブパルスの立上り時間であり、この時刻にクロストーク波形は最大値になる。
以上のように第１５図の実線の波形８０の様にドライブ波形を生成することでクロストークのｔａｉｌ部を最小にできバスの符号間干渉を減少させ、これがジッタを低減し高速化に寄与する。
この波形を実現するドライバが第１４図である。第１４図はドライバ４の最終段の回路構成を中心に記述している。本実施例ではＣ−ＭＯＳのｐｕｓｈ−ｐｕｌｌドライバで構成しているが、ｏｐｅｎ−ｄｏｒａｉｎ型インタフェースであっても第１５図のような波形を構成できるのは言うまでもない。
第１４図では最終段のドライバはトランジスタＭ１〜Ｍ４で構成されデータ信号（ＤＡＴＡ）とアウトプットイネーブル（ＯＥ）信号とで出力ｐａｄ５へのデータ出力を制御される。ＯＥがネゲートされＤＡＴＡに応じてトランジスタＭ１〜Ｍ４が出力されるが、これらのトランジスタのうちＭ３、Ｍ４はある一定の時間しかドライブされない。これは遅延回路９０、９１と排他的論理和Ｘ１、Ｘ２で制御される。すなわち、トランジスタＭ２とＭ４あるいはＭ１とＭ３はＤＡＴＡ信号に応じて同時にドライブされるが、遅延回路９０、９１によりＸ１、Ｘ２の入力が等しくなるのでトランジスタＭ３、Ｍ４をネゲートする。ここで、第１５図（Ｂ）のαに相当するのがトランジスタＭ３、Ｍ４のドレイン−ソース間インピーダンスであるのでこのトランジスタのゲート幅を調整することでこのαを制御することも可能である。
この遅延回路９０、９１は遅延保持回路（レジスタ）９２、９３により遅延時間を調整されている。遅延回路９０、９１の構成は複数の微小遅延素子を直列に接続し、それらの出力をスイッチにより切り替えることで、信号を遅延させることができる。遅延回路９０、９１はレジスタ９２、９３の値に従って微小遅延素子をいくつ繋げるかをスイッチにより選択できるので、遅延量を離散的かつ連続的に調整することができる。このレジスタ９２、９３には第１５図のｔｏｄとほぼ等しい遅延時間が発生するような値が保持されている。
この遅延回路９０、９１に相当する時間だけＭ１とＭ３ないしＭ２とＭ４がドライブされるのでこの期間だけドライブインピーダンスが小さくなり第１５図（Ａ）の波形８０のようになることがわかる。
このドライバ４は第１図のＭＣ１の信号出力回路に用いられ、ライト時には各ＤＲＡＭ１０−１〜１０−４に対して第１５図（Ｂ）の波形８０のようにＭＣ１はドライブする。これにより各方向性結合器２０−１〜２０−４においてｔａｉｌ部が低減するので符号間干渉が減少しタイミングマージンが増加する。すなわち高速動作が可能となる。
同様にＤＲＡＭ１０−１〜１０−４に対してもドライバ４が用いられリード時に第１５図（Ａ）の波形８０の様に出力される。これにより各方向性結合器２０−１〜２０−４においてｔａｉｌ部が低減するので符号間干渉が減少しタイミングマージンが増加する。すなわち高速動作が可能となる。
ここで、ｔｏｄの設定を第１６図を用いて説明する。
第１０図と同じくマザーボード１００に搭載されたＭＣ１とメモリモジュール６０−１〜６０−４に搭載されたメモリ１０間でデータ転送が行われ、Ｃ／Ａ信号は配線２３によって、データ信号は配線２２によってデータ転送される。ここで、マザーボード１００に構成された方向性結合器でデータ送受信し、メモリモジュール６０−１〜６０−４に構成された方向性結合器でＣ／Ａ信号が伝達される。データ信号において方向性結合器はモジュール６０−１〜６０−４に対して結合長Ｌ１、Ｌ２、Ｌ３、Ｌ４をマザーボード１００内に構成されているが、この結合長Ｌ１〜Ｌ４は第１の実施例と同様に数式（４）のように決められている。そのため、ＭＣ１に対して近い遠いによる信号生成量の差はない。ＭＣ１とメモリ１０には第１４図のようなドライバが入っており、ドライブ時において第１５図の実線８０のような波形をドライブすることができる。ｔｏｄの設定であるが、ＭＣ１とメモリ１０に分けて説明する。
ＭＣ１の場合は、ＭＣ１に配線２４−１〜２４−４が接続されており、これら配線２４−１〜２４−４は方向性結合器Ｌ１〜Ｌ４の往復時間と同じ伝搬遅延時間を持つ配線長を持つ。このため、モジュール６０−１に対する方向性結合器の結合長Ｌ１の往復離縁時間は配線２４−１の遅延時間を測ることでＭＣ１は知り得る。同様に方向性結合器の結合長Ｌ２〜Ｌ４に対しても配線２４−２〜２４−４の伝搬遅延時間を測ることで知り得る。この情報を元にＭＣ１に搭載された第１４図のドライバ４内レジスタ９３、９４の値を設定できる。これを用いて、ＭＣ１はライトデータを送信する場合、モジュール６０−１〜６０−４に接続された方向性結合器結合長Ｌ１〜Ｌ４の往復遅延時間に応じた時間ｔｏｄでデータとは反極性のパルスを第１５図のようにドライブすることができるので符号間干渉が減少し高速化が可能となる。
メモリ１０の場合は、メモリモジュール６０−１〜６０−４に搭載された書き換え可能なＲＯＭ（ＥＰＲＯＭ）１５−１〜１５−４に格納された遅延時間情報をデータ送信に先立ちメモリ１０ドライバ４内のレジスタ９３、９４に転送することでなされる。具体的にはＭＣ１は各モジュール６０−１〜６０−４に対応した方向性結合器の結合長Ｌ１〜Ｌ４の往復伝搬時間情報をＥＰＲＯＭ１５−１〜１５−４に書き込んでおく。この書き込むタイミングはパワー投入時直後でも、定時間毎でも構わない。この書き込まれた情報をＥＰＲＯＭ１５−１〜１５−４は保持し、この値はメモリ１０に配線２５を用いて伝達される。メモリ１０に対して遅延時間情報を伝達させるのはＭＣ１がバウンダリスキャン情報を用いて各メモリに書き込んでもいいし、メモリ１０の要求に従ってＥＰＲＯＭ１５−１〜１５−４が各メモリ１０に情報を与えてもよい。
ＭＣ１はＥＰＲＯＭ１５−１〜１５−４に対して方向性結合器の往復伝搬遅延時間情報を書き込むこと、そしてその情報をメモリ１０内のレジスタ９３、９４に格納することで、メモリアクセスのリードデータに対しても各メモリ１０は方向性結合器の結合長に応じたｔａｉｌ部低減ドライブパルスを送出できる。これにより符号間干渉が減少しジッタも減少する。
以上の例は、ＤＲＡＭに対しては、はバウンダリスキャン回路を通じて制御した例であるが、ＤＲＡＭ製造時にメタルマスクで切り替えることで製造してもよい。
更に、ＭＣ１はＤＲＡＭ１０−１〜１０−４に対して、異なる値αを用いてもよい。例えばＤＲＡＭ１０−１、１０−２に対しては、例えばα＝１０％として、ＤＲＡＭ１０−３、１０−４に対してはα＝２０％を用いればよい。このαはドライバ４の出力インピーダンスを調整することで達成可能であり、第１４図のトランジスタＭ３、Ｍ４にパラレルに接続しておきこれらのトランジスタを切り替えることで実現できる。このようにＤＲＡＭ毎にｔｏｄとαを構成することでいずれのＤＲＡＭにおいても信号振幅を一定状態に保ったままｔａｉｌ部を減少させることができ、符号間干渉を抑えることができる。この効果は第６図でも第８図〜第１３図でも同じ効果を有する。
本実施例ではドライバにより第１５図（Ａ）の波形８０を構成したがこの方法以外でも同じ波形を生成できれば同じ効果が得られる。例えばメインライン２０が持つ特性インピーダンスとは異なるインピーダンスの配線により、ｔｏｄとαを持つ第１５図のような波形を構成することができる。
本発明において第１の効果は、プリント基板の２配線で構成された方向性結合器の配線長をＭＣから遠い方向性結合器ほど長くすることによって、方向性結合器が生成するクロストーク信号をどの方向性結合器においても同じにする。これはドライブパルスが表皮効果・誘電損失により遠端に伝搬するに従い鈍っていくのを補正することができる。
方向性結合器により発生するジッタを方向性結合器の位置に関わらず一定にすることでシステム全体のタイミングマージンを一定することにある。
バスマスタ１とバススレーブ１０−１〜１０−４間のデータ転送において、配置に依って生じる信号波形の振幅差を無くすことができた。これにより、レシーバの遅延ばらつきを低く抑え、レシーバのノイズ感度を一定にすることができた。これにより更なる高速化を可能とした。すなわち、バスの高速化に効果がある。
本発明において第２の効果は、メモリモジュールのようにシステムの構成により方向性結合器の結合長が充分取れないあるいは等間隔にバススレーブを配置しなければならない場合でも方向性結合器の結合長を最大長になるように等間隔で配置させ、配線の間隔を遠方ほど狭くすることでバススレーブ毎に生成されるクロストーク信号量を一定にできた。このため、等間隔配置と等信号生成の両立が可能となった。
本発明の第３の効果は、方向性結合器に依る生成波形がｔａｉｌ部を含んでいることによりこのｔａｉｌ部による符号間干渉に伴ってジッタの原因になっていたが、ドライバにデータとは反対極性のパルスを方向性結合器の往復遅延時間だけドライブパルス振幅のα倍（約１０〜２０％）ドライブすることでｔａｉｌ部をなくすことができた。このため、信号振幅を一定にし、ｔａｉｌ部に起因する符号間干渉がなくすことができた。このため更なる高速化が可能となった。

本発明は、複数のＤＲＡＭのメモリモジュールが接続されるメモリシステムにおいて、ジッタを抑えることで、メモリコントローラと各モジュール間のデータ転送の高速化が可能となるため、システム全体としてデータ転送の高速化が可能なメモリシステムに適用可能である。

Claims (5)

1. 複数の半導体素子間でデータを転送するバスシステムにおいて、
   第１の半導体から第１の配線が引き出され、この第１の配線と平行配線することにより方向性結合器を構成する複数の配線がなされ、それぞれの該配線が第２の半導体素子に接続され、
   接続されるｎ個の方向性結合器のうち、第１の半導体から近い順に方向性結合器の長さをＬ１、Ｌ２、Ｌ３．．．Ｌｎとした場合に、Ｌ１≧Ｌ２≧Ｌ３≧．．．≧Ｌｎとなり、
   前記第１の半導体から近い順に方向性結合器を構成する平行２線路間の間隔をｗ１、ｗ２、ｗ３．．．ｗｎとした場合に、ｗ１＞ｗ２＞ｗ３＞．．．＞ｗｎとなり、
   前記方向性結合器の長さおよび前記平行２線路間の間隔は、前記複数の方向性結合器より生成される信号振幅がおおよそ同じになるように設定されることを特徴とするバスシステム。
2. 請求項１のバスシステムにおいて、
   前記第２の半導体の数が４つであり、前記第１の半導体から近い順に方向性結合器の長さをＬ１、Ｌ２、Ｌ３、Ｌ４とすると、
   Ｌ１、Ｌ２、Ｌ３そしてＬ４の結合長差が１０ｍｍ以内としたことを特徴とするバスシステム。
3. 請求項２のバスシステムにおいて、
   前記第１の半導体から数えてｉ番目の方向性結合器の結合度をＫｂｉとした場合、第１の方向性結合器の結合度Ｋｂｉに対して、Ｘ＝０．１〜０．２の係数でＫｂｉ=Ｋｂ１*(１+(ｉ-１)*Ｘ)で与えられる結合度Ｋｂｉを該方向性結合器が持つことを特徴とするバスシステム。
4. 請求項１乃至３のいずれかに記載のバスシステムであって、
   前記第１の半導体はメモリコントローラであることを特徴とするバスシステム。
5. 請求項１乃至４のいずれかに記載のバスシステムを有するプリント配線基板。

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