KR20050010910A

KR20050010910A - 등진폭 방향성 결합식 버스 시스템

Info

Publication number: KR20050010910A
Application number: KR10-2004-7020281A
Authority: KR
Inventors: 히데끼 오사까
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2002-07-01
Filing date: 2003-07-01
Publication date: 2005-01-28
Also published as: KR100783853B1; US20050251598A1; JP4451776B2; CN1294475C; WO2004003719A1; TW200401197A; TWI242132B; US7475179B2; CN1659499A; JPWO2004003719A1

Abstract

초고속 데이터 전송에서는 메인 라인을 드라이브 펄스가 전파함에 따라 표피 효과·유전 손실에 의해 감쇠되어 부결합기에 의해 생성되는 테일이 연장된다. 이 때문에, 부호간 간섭이 커지고 지터의 원인으로 되어 있었다. 복수의 DRAM의 메모리 모듈DL 접속되는 메모리 시스템에 있어서, 데이터 전송의 고속화를 도모하기 위해서, 메모리 컨트롤러와 각 모듈 간에 방향성 결합기가 배선되고, 결합 길이를 원단일수록 길게 함으로써 지터를 억제한다. 메모리 컨트롤러와 각 모듈 사이에 방향성 결합기가 배선되고, 결합 길이를 원단일수록 길게 함으로써 신호 생성량을 일정하게 하고, 배선과 리시버 지연의 지터를 억제한다.

Description

등진폭 방향성 결합식 버스 시스템{EQUAL-AMPLITUDE DIRECTIONAL COUPLING BUS SYSTEM}

다수의 노드가 접속되어 고속으로 데이터를 전송하기 위해서는, 배선의 전파 지연 시간을 무시할 수 없게 되어 있다. 특히, DDR-SDRAM(Double Data Rate Synchronous DRAM)에서는 데이터의 동작 주파수가 어드레스의 동작 주파수에 대하여 2배로 되어 있으며, 버스 배선 상의 분기 배선의 반사 노이즈의 영향으로 고속화가 어렵게 되어 있다. 이를 해결하는 방법으로서, 일본 특개평07-141079(USP5638402) 「비접촉 버스」, 일본 특개2001-027918(US 출원 중 09/570349) 「방향성 결합식 메모리 모듈」, 일본 특개2001-027987(US 출원 중09/569876) 「방향성 결합식 버스 시스템」이 있었다.

도 2에 일본 특개평07-141079의 방향성 결합식 버스의 구성을 나타낸다.

이는 2개의 노드 사이의 데이터 전송을 후방 크로스토크, 즉 방향성 결합기에 의한 NRZ 신호로부터 RZ 신호로의 변환을 이용하여 행하고 있었다. 즉, 버스 마스터(10-1)와 슬레이브(10-2∼10-4) 사이의 전송을 2선 사이, 즉 배선(20)과 배선(20-1∼20-4) 사이의 후방 크로스토크를 이용하여 전송하는 기술이다. 이는 버스 마스터(1)와 슬레이브(10-1∼10-4) 사이의 전송에는 적합한데, 즉 메모리와 메모리 컨트롤러 사이의 데이터 전송에 적합하다. 본 예에서, 버스에 접속되는 방향성 결합기는 동일 형상이며, 이들 방향성 결합기의 결합 계수(KB) 및 결합 길이 L1∼L4도 일정하였다.

다음으로, 종래예, 일본 특개2001-027918 「방향성 결합식 버스 시스템」에 있어서는, 메인 라인(20)을 접어 겹쳐서 방향성 결합기를 다층으로 구성함으로써 고밀도화를 실현하고 있었다. 본 예도, 방향성 결합기의 결합 길이는 일정하였다.

일본 특개2001-027987 「방향성 결합식 메모리 모듈」에서는 메모리 컨트롤러로부터의 배선(메인 라인)을 메모리 모듈 내에 인입하고, 이에 대하여, 메모리 모듈 내에서 방향성 결합기를 구성하고 있다. 본 예에서도, 메모리 버스에 접속되는 메모리 모듈은 동일 형상이며, 메모리 모듈 내의 방향성 결합기의 결합 계수(KB)·결합 길이도 일정하였다.

이들 종래예에서는 방향성 결합기의 길이가 일정한 특징을 갖고 있었다. 이는 이하의 이유에 의한 것이다.

일반적으로, 드라이브 펄스의 상승 시간이 방향성 결합기의 왕복의 전파 지연 시간보다 짧을 때, 방향성 결합기는 결합 길이에 의하지 않는 후방 크로스토크 신호량을 생성한다. 이 때문에, 길이에 의하지 않고 입력 전압과 후방 크로스토크전압의 비가 일정하게 된다. 도 2에서 MC(1)로부터의 드라이브 파형이 배선(20) 상을 전파할 때의 감쇠를 무시할 수 있으면 배선(20-1∼20-4)에서의 후방 크로스토크 신호의 생성량은 일정하게 된다.

이 때문에, 종래의 기술에서는 각각의 크로스토크를 생성하는 방향성 결합기 길이를 L1∼L4로 하면 L1=L2=L3=L4로 일정하고, 동일한 방향성 결합기의 결합 계수를 실현하기 위해서 방향성 결합기의 배선 간격도 동일하였다. 이 배선 간격과 길이가 일정한 방향성 결합기는 어느 버스 슬레이브에 대해서도 거의 동일한 신호량을 생성하고 있었다.

이상과 같이 방향성 결합기를 이용한 지금까지의 종래 기술에서는, 이용된 버스 내에서 방향성 결합기의 결합 길이는 일정하고, 결합 계수(Kb)를 결정하는 2선로 사이의 간격도 일정하였다.

〈발명의 개시〉

이러한 기술에서도, 메인 라인의 데이터 전송 레이트가 수백 Mbps 정도의 고속 전송 레이트에서는 하등 실용적 문제는 발생하지 않는다. 그것은 방향성 결합기가 동작 주파수에 대하여 충분한 크기의 신호 생성량을 생성시키고 있었기 때문이다.

그러나, 본 발명자가 메모리 시스템에 응용했을 때의 버스 성능을 더욱 고속화하기 위한 연구를 진행시키고, 메인 라인의 데이터 전송 레이트가 수 Gbps 정도 또는 그 이상의 초고속 전송 레이트의 XTL 결합 방식의 메모리 시스템을 검토한 바, NRZ RZ의 신호 변환에 수반하는 RZ 변환 신호의 파형의 완만화와 이에 수반하는마스터 근거리측 메모리와 마스터 원거리측 메모리와의 RZ 변환 신호의 진폭값의 차와 고속화에 수반하는 지터량의 증가라고 하는 신규 문제를 발견하였다.

지금까지의 방향성 결합기의 결합 길이의 결정 방법은, 다음과 같다.

도 2에서, 예를 들면 메인 라인(20)과 배선(20-1)이 구성하는 방향성 결합기를 상정한다. 배선(20)을 주결합 선로, 배선(20-1)을 부결합 선로라고 한다. 드라이브 펄스가 주결합 선로(20)를 도면 상 좌측으로부터 우측으로 진행하는 경우, 부결합 선로(20-1)의 좌단(근단)에 후방 크로스토크가 생성된다. 방향성 결합기가 전원 플레인에 둘러싸이도록 구성되는 스트립 선로인 경우, 우단(원단)에 발생하는 전방 크로스토크는 무시할 수 있을 정도로 작고, 한쪽이 공기층으로 구성되는 마이크로스트립 선로인 경우라도 종단 저항으로 흡수된다.

드라이브 펄스의 상승 시간을 Tr, 부결합 배선(20-1)의 전파 지연 속도를 Vp, 전파 지연 시간을 Td, 배선 길이를 L로 해 두면, 수학식 1의 조건으로 근단 크로스토크 신호는 2Td의 신호를 방향성 결합기는 생성하고, 이 때의 신호 진폭이 최대이다.

이 때문에, 최대의 후방 크로스토크를 생성하는 방향성 결합기의 결합 길이는 수학식 3과 같은 관계가 되어, 등호가 성립할 때 최단이 된다. 드라이브 펄스가 주결합 선로를 전파하는 최대 상승 시간 Tr에 대하여 수학식 3이 성립하면, 도 2의 각 부결합 선로(20-1∼20-4)는 그 근단에 같은 양의 신호를 생성하게 된다.

일본 특개평2001-027918의 제3 과제의 설명에 있는 바와 같이, 드라이브 펄스에 포함되는 고주파 성분은 배선의 표피 효과, 유전 손실에 의해 감쇠가 커져, 이 때문에 상승 시간이 MC(1)에서 볼 때 멀리 있는 방향성 결합기만큼 길어진다고 하는 현상이 있다. 이 때문에, 지금까지의 종래예에서는 길어진 Tr에 결합 길이(L)를 맞추고 있거나, 전방 크로스토크를 이용하고 있었다.

대부분의 경우, 방향성 결합기를 고정밀도로 제조하므로, 방향성 결합기에는 다층 기판의 내층에 구성되는 스트립 라인 구조가 이용되고 있으며, 전방 크로스토크를 이용할 수 없다. 그 때문에, 도 2에서, L4가 수학식 3을 만족하도록 L1∼L4가 정해져 있으며, L1∼L3이 원하는 것보다 길게 된다.

또한, 전송 신호가 고속으로 됨으로써 방향성 결합기에 의해 파형 완만화가 발생하게 되어, 부호간 간섭이 커지는 것이 판명되었다. 도 3은 일례로서, (A) 500Mbps 시의 데이터 전송 시의, (B) 1Gbps 동작 시의, 드라이브 펄스와 크로스토크 신호를 나타낸다. 드라이브 펄스가 전송되는 경우, 상승과 하강에 따른 시각에 포지티브와 네가티브의 펄스가 생성된다. 크로스토크 파형에서, 포지티브도 네거티브도 삼각파의 모양을 하고 있지만, 삼각파의 하강이 상승보다 느리다.

오실로스코프에서 상세히 크로스토크 신호 파형을 관찰하면, 이 하강부의 파형에 꼬리를 빼고 있는 부분이 있는 것을 알 수 있었다. 이 부분을 테일부라고 하기로 한다. 이 테일부가 있는 원인은 드라이브 펄스와 크로스토크 신호의 각각이 방향성 결합기를 전파해 갈 때에 발생하는 파형 완만화에 의한다고 생각되고, 이는 신호에 포함되는 고주파 성분이 배선의 표피 효과, 유전 손실에 의해 감쇠가 커지기 때문이다. 이 때문에, 감쇠는 거리가 길어질수록 현저하다.

도 3의 (A)에서는 포지티브 펄스의 테일부는 주기(T) 2㎱의 범위 내에 들어가 있으므로 네거티브 펄스에 대하여 영향을 주고 있지 않았다. 그러나, 도 3의 (B)와 같이 주기가 1㎱로 되면, 동일한 배선 길이를 갖는 방향성 결합기에 대해서는 포지티브 펄스의 테일부가 다음의 네거티브 펄스와 간섭을 일으키고 있다. 이는 2개의 신호(부호) 사이의 간섭이므로 부호간 간섭(ISI: InterSymbol Interference)이라고 불리는 현상이다. 이 때문에, 네거티브 펄스의 1주기 전에 데이터가 없는 경우와 있는 경우를 비교하면 데이터가 있는 경우에는 앞의 데이터에 겹쳐지는 모양으로 신호가 생성되므로 파형에 어긋남이 발생한다. 이 어긋남이 지터의 원인이 된다. 왜냐하면, 도 2의 각 버스 슬레이브(10-1∼10-4)에 크로스토크 파형이 도달할 때, 리시버가 규정하는 임계 전압에 앞의 데이터에 따라서 빠름/느림이 발생하기 때문이다.

이 지터가 고속화의 방해로 되어 있었다. 또한, 도 2에서, 버스 마스터(1)로부터의 드라이브 펄스(NRZ 신호)가 멀어짐에 따라 표피 효과 등으로 상승이 완만해지게 된다. 이 때문에, 방향성 결합기의 부접합 선로(20-1∼20-4)에서 생성되는신호는 멀리에 있는 것일 수록 테일부가 길어지고, 결합 길이가 수학식 3을 만족하고 있지 않을 때 크로스토크 신호량은 작아진다.

예를 들면, 버스 슬레이브(10-1)로 전파하는 신호에 비하여, 버스 슬레이브(10-4)로 전파하는 신호쪽이 신호량이 작고, 또한 파형이 완만해지게 된다.

또한, 리시버 내에서 발생하는 지터도 커지게 된다. 왜냐하면, 버스 슬레이브(10-1∼10-4) 내의 리시버에는 서로 다른 파형이 입력되게 된다. 일반적으로, 리시버가 충분한 게인이 없는 경우, 리시버는 그 입력 신호의 대소에 따라 노이즈의 감도, 리시버를 통과하는 지연 시간에 차가 있다. 이 때문에, 버스 슬레이브(10-1∼10-4) 내 리시버는 입력 신호 파형이 다르므로, 노이즈 감도, 지연 시간에 차가 있게 된다. 이 때문에, 고속 데이터를 전송하는 경우, 이 노이즈 감도, 지연 시간 차가 리시버의 동작에 영향을 줘 이것이 지터의 원인으로 되어 있었다.

본 발명의 목적은 메인 라인의 데이터 전송 레이트가 초고속이어도 신호 기입/신호 판독을 확실하게 행할 수 있도록 타이밍의 마진을 확보하는 것이다. 즉, 신호량을 일정하게 하여 지터를 줄이는 것이다. 이에 따라, 고속 동작이 가능한 메모리 시스템을 제공하는 것에 있다.

본 발명에 있어서 제1 과제는 고속화에 수반하여 부호간 간섭이 커지고, 방향성 결합기의 위치에 따라 드라이브 펄스의 천이 시간이 다르므로 지터량도 방향성 결합기의 위치에 따라 다르다고 하는 과제가 있었다. 이 때문에, 제1 목적은 방향성 결합기에 의해 발생하는 지터를 방향성 결합기의 위치에 상관없이 일정하게 함으로써 시스템 전체의 타이밍 마진을 일정하게 하는 것에 있다.

버스 마스터(1)와 버스 슬레이브(10-1∼10-4) 사이의 데이터 전송에 있어서, 배치에 따라 발생하는 신호 파형의 진폭 차를 없애는 것이다. 이에 의해, 리시버 지터를 낮게 억제하고, 노이즈 감도를 일정하게 함으로써 고속화를 더욱 실현할 수 있다.

본 발명에 있어서 제2 과제는 메모리 모듈과 같이 시스템의 구성에 의해 방향성 결합기의 결합 길이가 충분히 확보되지 않거나 또는 등간격으로 버스 슬레이브를 배치해야 하는 경우에는 방향성 결합기의 결합 길이를 최대 길이가 되도록 배치시키고, 그 때문에 결합 길이도 일정하게 되지 않을 수가 없었다. 이 때문에, 제1 과제와 같이 슬레이브 사이에서 발생하는 신호량이 다르고 지터의 원인으로 되어 있었다. 제2 목적은 메모리 모듈과 같은 등간격으로 배치되어 버스 슬레이브 간격이 확보되지 않은 상태에서, 버스 슬레이브마다 생성하는 크로스토크 신호량을 일정하게 하는 것이다.

본 발명의 제3 과제는 방향성 결합기에 따른 생성 파형이 테일부를 포함하고 있음으로써 이 테일부 자신이 고속화에 수반하여 지터의 원인으로 되어 있었다. 제3 목적은 이 테일부를 없애는 것, 신호 진폭을 일정하게 함으로써 지터를 적게 하는 것에 있다.

제1 과제를 해결하기 위한 수단으로서, 방향성 결합기를 흐르는 신호의 완만화에 따라서 결합 길이를 바꿈으로써 생성 신호를 일정하게 하는 것이다. 완만함이 적은 파형에는 결합 길이를 작게 하고, 완만함이 큰 신호에 대해서는 결합 길이를 크게 함으로써 이루어진다.

제2 과제를 해결하기 위한 수단으로서, 메모리 모듈과 같이 시스템의 구성에 의해 방향성 결합기의 결합 길이가 충분히 확보되지 않거나 또는 등간격으로 버스 슬레이브를 배치해야 하는 경우에도, 버스 슬레이브마다 생성하는 크로스토크 신호량을 일정하게 하기 위해서, 방향성 결합기의 결합 계수를 조정함으로써, 이 때문에 방향성 결합기의 배선 간격을 MC에서 볼 때 먼 쪽일수록 좁게 함으로써 이루어진다.

제3 과제를 해결하기 위한 수단으로서, 드라이브 펄스에 테일부를 없애도록 하는 파형을 짜넣어 두는 것이다. 예를 들면 상승 신호이면, 테일부를 없애도록 해당 상승 시간부터 바로 하강의 신호를 중첩해 둠으로써 이루어진다. 이 하강 신호는 버스 슬레이브에 접속되어 있는 방향성 결합기의 위치, 상승 시간 테일부의 파형에 의해 슬레이브마다 조정된다. 이 테일부를 없앰으로써 신호 진폭을 일정하게 할 수 있어 지터를 적게 할 수 있다.

본 발명은 정보 처리 장치에 있어서 멀티프로세서나 메모리 등의 소자 사이(예를 들면, CMOS 등에 의해 구성된 디지털 회로 사이 또는 그 기능 블록 사이)에서의 신호 전송을 위한 기술에 관한 것으로, 특히 복수의 소자가 동일한 전송선에 접속되어 데이터 전송을 행하는 버스 전송의 고속화 기술에 관한 것이다.

도 1은 제1 실시예를 설명하는 도면.

도 2는 종래 기술.

도 3은 종래 기술의 파형(500Mbps), 종래 기술의 파형(1Gbps).

도 4는 모듈의 방향성 결합기 길이와 방향성 결합기에 의해 생성된 신호 진폭.

도 5는 파형의 정의.

도 6은 제2 실시예의 배선 간격이 조정된 방향성 결합기식 버스.

도 7은 제2 실시예의 방향성 결합기(조감도).

도 8은 제3 실시예의 방향성 결합기식 버스.

도 9는 제4 실시예의 방향성 결합기식 버스.

도 10은 제5 실시예의 방향성 결합기식 버스(메모리 시스템).

도 11은 제6 실시예(접어 겹친 배선을 이용한 메인 라인).

도 12는 제7 실시예의 메인 라인을 모듈 내에서 접어 겹친 메모리 버스.

도 13은 방향성 결합기의 결합 길이와 결합 계수를 조정한 방향성 결합기식 버스.

도 14는 테일부를 없애기 위한 드라이버 회로(4).

도 15는 테일부를 없애기 위한 드라이브 파형과 부호간 간섭이 저감된 크로스토크 파형.

도 16은 방향성 결합기식 버스(조감도).

〈발명을 실시하기 위한 최량의 형태〉

제1 실시예를 도 1을 이용하여 설명한다. 이는 메모리 시스템을 구성한 실시예이다.

1은 메모리 컨트롤러 제어 기구를 갖는 LSI 칩(이하, MC: Memory Controllor)이다. 10-1∼10-4는 메모리칩(DRAM)이다. 도 1에서는 4개의 메모리가 MC(1)와 데이터 전송하고 있지만 그 이상이라도 그 이하라도 목적·효과는 동일하다.

20은 MC(1)로부터 인출된 배선(메인 라인)으로 원단에서 종단 저항(30)(Rtt)에 의해 정합 종단되어 있다. 배선(20-1∼20-4)은 메인 라인(20)과 근접 위치에 평행하게 배선되어 있으며, 각각 메인 라인(20)의 일부와 방향성 결합기를 구성하고 있다. 이 배선(20-1∼20-4)은 방향성 결합기를 구성하고 있는 다른 쪽의 배선이므로 부결합 선로라고 한다. 부결합 선로(20-1∼20-4)의 MC(1)에서 볼 때 원단은 정합 종단되고, 근단은 DRAM(10-1∼10-4)으로 각각 배선되어 있다. 각 종단 저항(30, 30-1∼30-4)은 종단 전압(Vtt)에 저임피던스로 접속되어 있다.

여기서 방향성 결합기의 결합 길이, 즉 메인 라인(20)의 일부와 부결합기(20-1∼20-4)의 평행하게 배선 길이를 각각 L1∼L4로 나타낸다.

도 4에 도 1의 구성으로 DRAM(10-1∼10-4)에 전달한 신호의 진폭을 회로 해석 시뮬레이션에 의해 얻어진 해석 결과를 나타낸다. 해석의 조건은, 우선 드라이브 펄스는 MC(1)로부터 출력되어 32개의 패턴의 랜덤 펄스로 이루어진다. 이에 따라, 부호간 간섭(ISI)의 효과를 포함하고 있다. 동작 주파수는 1.3Gbps이다. 도 4의 횡축은 각 방향성 결합기의 결합 길이 Li(여기서, L1∼L4를 Li로 대표함), 종축은 생성된 피크 전압 Vsw를 나타내고 있다.

도 5에 파형의 정의를 나타낸다. 도 5의 (A)는 드라이브 파형, 도 5의 (B)는 DRAM 입력부에서의 파형인 크로스토크 신호(coupler signal) 파형, DRAM 입력부에서의 신호 진폭을 Vsw, 피크부에서의 전압 변동을 Vv, 임계 전위를 Vth, Vth에서의 지터를 Tj라고 기재하였다. 도 4의 실선은 DRAM(10-1)에서의, 점선은 DRAM(10-4)에서의 길이 Li에 대한 생성된 신호 피크 전압을 나타내고 있다.

도 4로부터 동일한 결합 길이 Li이면 DRAM의 위치에서 MC(1)에 가까운 쪽이신호 진폭이 큰 것을 알 수 있다. 예를 들면, DRAM(10-1)에서의 신호 진폭 Vsw가 200㎷ 생성하기 위해서는 L1=17㎜이어도 되지만, DRAM(10-4)에서는 L4=25㎜가 필요한 것을 알 수 있다.

설계의 용이함에 의해, 5㎜ 피치로 결합 길이 Li를 구성하는 경우, 이 시뮬레이션에서는 이하의 길이가 각 DRAM(10-1∼10-4)에 대하여 수학식 4의 조건에서 거의 등신호량의 200㎷를 확보할 수 있다.

종래 기술에서는 모든 결합 길이를 25㎜로 하고 있었기 때문에, DRAM(10-1)에 대해서는 260㎷, DRAM(10-4)에 대해서는 200㎷로 60㎷나 달랐다. 이 때문에, 2개의 DRAM 내의 리시버의 지연 시간이 달라 타이밍 마진을 줄이고 있었다. 일 설계예에서는 입력 진폭 전압 차가 100㎷에 대하여 리시버의 지연 차는 약 110㎰이었으므로 60㎷는 66㎰의 지연 변동을 의미한다. 또한, 이 경우의 방향성 결합기의 지터량 Tj는 137㎰이였으므로, 그것과 리시버의 지연 변동과 합산하면 203㎰의 변동으로 되고 있었다.

이에 대하여, 본 실시예에서는 랜덤 펄스를 1.3Gbps로 구동하고, DRAM(10-1∼10-4)의 모든 전압이 거의 같아지고, 또한 방향성 결합기에서의 지터량의 최대값은 시뮬레이션 결과로부터 115㎰이고, 종래 기술에 비하여 리시버 변동을 고려해도 88㎰ 작은 것을 알 수 있다. 이는 동작 주기의 10%에 상당하고, 그만큼 타이밍 마진을 확보할 수 있거나 또는 그만큼 고속화가 가능하게 된다고 할 수 있다.

이와 같이 각 방향성 결합기의 길이를 수학식 4와 같이 신호량에 따라 길이를 조절함으로써 신호량 변동을 억제하고, 지터도 억제할 수 있었다. 이 때문에, 각 DRAM(10-1∼10-4) 내의 리시버의 지연량 차를 억제할 수 있어 버스의 타이밍 마진을 늘릴 수 있다. 즉, 버스의 고속화에 효과가 있는 것을 알 수 있다. 또한, DRAM(10-1∼10-4)의 각 간격을 가장 긴 DRAM(10-4)의 방향성 결합기 길이에 맞출 필요가 없기 때문에 DRAM(10-1)과 DRAM(10-2)과의 사이, DRAM(10-2)과 DRAM(10-3)과의 사이를 좁게 할 수 있다. 이는 고밀도화가 가능하게 되었다고 할 수 있다.

제2 실시예로서, 방향성 결합기의 결합 길이를 일정한 상태로 배선 간격을 바꿈으로써 생성 신호량을 일정하게 하는 구성을 도 6, 도 7을 이용하여 설명한다.

도 6의 구성 요소는 도 1의 구성 요소와 동일하므로 차이만 설명한다. 부결합 배선(20-1∼20-4)은 동일한 길이를 갖고 있다. 그러나, 방향성 결합기를 구성하는 메인 라인(20)의 일부와 부결합기(20-1∼20-4)의 평행하게 배선의 간격이 서로 다르다. 이제, 부결합 배선(20-1)과 메인 라인(20)의 배선 간격을 w1로 하고, 마찬가지로 부결합 배선(20-2∼20-4)과 메인 라인(20)의 배선 간격을 w2, w3, w4로 한다. 배선 간격을 대표로 하여 표시하는 경우에는 i번째 의미로 wi라고 표기한다.

도 7에 프린트 기판(10) 내에 설치된 방향성 결합기의 조감도를 나타낸다. 직방체가 금속 도체이다. 방향성 결합기를 구성하는 메인 라인(20)과 앞의 부결합 배선(20-1)은 w1의 간격을 유지하여 배선되고, 메인 라인(20)과 부결합 배선(20-2)은 w1보다 좁은 w2의 간격을 유지하여 배선된다. 도 7에서는 배선이 상하 양방을전원층에 둘러싸여 있기 때문에 스트립 라인으로 구성한 도면이며, 한쪽을 공기층과 한쪽밖에 전원층을 보유하지 않는 마이크로스트립 라인에 대해서도 이하의 의론은 성립한다.

배선 간격 wi가 서로 다른 방향성 결합기는 결합도가 서로 다르다. 즉, 간격 wi가 넓은 쪽이 결합도는 작아진다. 이는 2선로 사이의 용량성 결합, 유도성 결합이 모두 작아지기 때문이다. 도 7은 가로 방향으로 방향성 결합기를 구성했지만, 세로 방향에서도 동일하다.

방향성 결합기의 결합도 Kb를 수학식 5와 같이 정의한다.

종래 기술에서 기재한 바와 같이, 이는 후방 크로스토크 계수라고 불리는 것으로, 드라이브 펄스의 상승 시간이 방향성 결합기의 왕복의 전파 지연 시간보다 짧을 때 일정값을 취한다. 이 경우, 도 7의 배선 구조에 있어서 2선로의 정전 용량 행렬[C], 인덕턴스 행렬[L]로 나타내면, 이하의 수학식과 같은 관계가 있다. 여기서, 각 행렬의 요소를 첨자 ij로 나타내었다.

여기서 Sqrt는 평방근을 나타내고 있다. 후방 크로스토크 계수 Kb는 [C], [L]의 요소로 표시된다.

도 6에서, 메인 라인(20)이 방향성 결합기를 구성하고 있는 구간으로 편의상 구별하기로 하고, MC(1)에 가까운 순으로 구간 1, 2, 3, 4로 한다. i 구간을 진행하는 드라이브 펄스의 감쇠량을 αi로 하고, i번째 구간의 방향성 결합기의 결합도를 Kbi로 나타낸다. 메인 라인(20)의 구간 1에 입사되는 드라이브 펄스를 V0으로 하면, 구간 i의 부결합 선로 근단에서 생성되는 신호량 Vi는 수학식 9로 표시된다.

여기서, Πi(αi)=α1*α2*α3 … *αi이다. 감쇠는 주파수 성분에 따라 다르고 표피 효과나 컨덕턴스 손실에 따라 고주파 성분만큼 크다. 즉, 메인 라인(20)을 전파하는 NRZ 신호의 천이부(상승부, 하강부)에 많은 고주파 성분이 있어, 이것이 방향성 결합기의 부결합 선로 근단부에 생성되는 신호의 피크값을 규정하고 있기 때문에, 이 천이부의 감쇠량을 α로 두는 것은 자연스럽다. 또한, 반대로 말하면, 각 방향성 결합기의 결합도 Kb를 동일하게 하여 유기되는 신호 Vi와 Vi+1의 비는, αi와 거의 동일하다고 할 수 있다.

수학식 9로부터 알 수 있는 바와 같이, "Kbi*Πi(αi)=일정"하게 되도록 Kbi를 조정하면, 부결합 선로 근단부의 신호 생성량은 거의 같아진다. 본 실시예에서는 방향성 결합기의 결합 길이가 일정하므로 αi≒α로 하면 수학식 10을 만족하면 된다.

여기서, 기호 "x^i"는 x의 i승을 나타내고 있다. 1Gbps 정도의 데이터 전송에서는 감쇠는 무시할 수는 없지만 그만큼 크지 않으므로 α=(1-x)로 두고, 여기서 x<<1이므로 수학식 10은 수학식 11로 변형할 수 있다.

도 1과 마찬가지로, 시뮬레이션에 의해 회로 해석한 결과, 방향성 결합기의 Kb가 동일하고 결합 길이가 25㎜인 경우, 감쇠율 α는 거의 0.9이고, x는 0, 1로 되었다.

따라서, Kb2를 Kb1의 1.1배, Kb3을 Kb1의 1.2배, Kb4를 Kb1의 1.3배가 되도록 배선 간격 wi를 바꾼 시스템에서 시뮬레이션하였다. 이 때의 wi의 값은 수학식 12이다.

시뮬레이션 결과, DIMM 사이의 Vsw의 변동은, wi가 일정한 경우 61㎷에 대하여, 본 실시예는 28㎷로 약 절반으로 되어 있는 것을 알 수 있었다. 또, 버스 배선의 지터는 거의 동일한 100㎰이었다.

이 때문에, 버스의 배선 지터에는 그다지 저감 효과는 없지만 DIMM 사이에서 리시버에의 입력 진폭의 변동이 적기 때문에, 리시버의 지연 시간의 변동이 적기 때문에 고속화에 효과가 있는 것을 알 수 있다.

제3 실시예를 도 8을 이용하여 설명한다. 본 실시예는 제1 실시예의 서로 다른 결합 길이를 갖는 방향성 결합기를 이용한 경우에도 모듈 간격을 일정하게 하는 실시예이다.

DRAM(10-1∼10-4)은 각각 60-1∼60-4로 나타낸 도터 보드에 탑재되고, 커넥터(50-1∼50-4)를 통하여, 마더 보드(100)에 접속된다. 마더 보드(100)에는 MC(1)이 탑재되고, 메인 라인(20)과, 이것의 일부와 방향성 결합기를 구성하는 부결합 선로(20-1∼20-4)가 형성되어 있다. 도터 보드(60-1∼60-4)에는 많은 DRAM이 탑재되어 있지만 도 8에서는 간단함을 위해서 1개밖에 기재하지 않는다.

MC(1)로부터의 드라이브 펄스가 방향성 결합기의 메인 라인(20)을 전파하고, 이 방향성 결합기에 의해서 생성된 신호는 커넥터(50-1∼50-4)를 통하여 DRAM(10-1∼10-4)에 전달된다. 이 반대의 데이터 신호의 전파도 동일하다.

여기서, 방향성 결합기의 결합 길이는 제1 실시예와 동일하게 MC(1)에 대하여 멀어져 감에 따라 길어지고 있다. 그러나, 모듈(60-1∼60-4)의 간격은 본 실시예에서는 일정하다. 모듈(60-1∼60-4)에 탑재되는 DRAM(10-1∼10-4) 등 반도체의 소비 전력이 큰 경우 장치에 따라서는 방열을 위한 어느 정도의 간격이 필요하다. 그리고, 방열 관점에서는 모듈 간격이 일정한 쪽이 열원이 균일해지므로 바람으로 열 확산하는 경우라도 실장 구조가 간단해진다고 하는 효과가 있다. 그 때문에, 방향성 결합기의 결합 길이가 다른 경우라도, 모듈의 간격은 일정하게 한 쪽이 장치의 방열성은 양호하다. 본 실시예에서는 버스 접속된 MC(1)과 DRAM(10-1∼10-4)으로 신호 진폭을 동일하게 할 수 있으며, 또한 고소비 전력 DRAM에 대하여 열의 집중도 피할 수 있었다.

제4 실시예를 도 9를 이용하여 설명한다.

DRAM 등 데이터를 전송하는 반도체에서는, 그 버스에는 데이터 신호 외에 제어 신호·어드레스 신호(C/A 신호)를 갖는 경우가 많다. 본 실시예는 이 C/A 신호를 방향성 결합기를 이용하여 전송하는 경우로서, 메모리 모듈 내에 해당 방향성 결합기를 구성한 예이다.

DRAM 메모리 모듈에서는 한정된 스페이스에 많은 DRAM 칩을 탑재하기 때문에, DRAM의 간격을 조정하는 것이 어렵다. 이 때문에, 고밀도의 DRAM 모듈의 C/A 신호를 방향성 결합기로 데이터 전송하는 경우, 제2 실시예와 마찬가지로 결합 계수 Kb를 결합기마다 바꿈으로써 생성되는 신호량을 일정하게 하는 것이 바람직하다.

도 9의 메모리 모듈(60) 내에는 DRAM(10-1∼10-4)이 탑재되고, DRAM(10-1∼10-4)과 MC(1)의 배선이 나타나 있다. 20a는 MC(1)로부터 커넥터(50)까지의 마더 보드(100) 내에 이용된 배선으로, 도터 보드(60) 내의 배선(20b)에 접속되어 있다. 배선(20b)은 정합 종단되어 있으며 배선(20b)의 일부와 부결합 선로(21-1∼21-4)가 도터 보드(60) 내에서 방향성 결합기를 구성하고 있다. DRAM(10-1∼10-4)에 접속되는 방향성 결합기는 제2 실시예와 같이 결합 길이를 갖지만, 배선 간격이 다름으로써 결합 계수 Kb를 각각 바꾸고 있다. 이 Kb는 제2 실시예와 동일한 비율로 결정되어 있다. 즉, MC(1)에서 볼 때 먼 쪽에 위치하는 방향성 결합기의 결합 계수(Kb)를 크게 하고 있다. 이 때문에, 방향성 결합기로 생성되어 DRAM(10-1∼10-4)으로 전파되는 입력 신호의 진폭은 거의 동일하게 되고, 배선 간격 wi를 바꾸고 있지 않은 경우에 비하여 신호 진폭 변동과 지터를 억제할 수 있다. 즉, 등신호 생성이 이루어져 있는 것을 알 수 있다. 이 때문에, 지금까지의 실시예와 동일하게 지터 저감의 효과가 있다. 본 실시예에서는 C/A 신호에 방향성 결합기를 이용하는 경우에 대해서 설명했지만, 이를 데이터에 대하여 실시해도 동일한 효과를 얻을 수 있다.

제5 실시예를 도 10을 이용하여 설명한다. 본 실시예에서는 제4 실시예에서 설명한 메모리 모듈(60)을 이용하여 데이터 전송하는 메모리 버스로, C/A 신호용의 방향성 결합기를 모듈 내에, 데이터 신호용의 방향성 결합기를 마더 보드(100) 내에 실시한 예이다.

메모리 모듈(60-1∼60-4)은 동일한 구성의 모듈 기판으로, DRAM을 다수 탑재하고 있다. 각각의 DRAM을 10-1∼10-4로 대표시켰다. 모듈에는 크게 나누어 C/A 신호용과 데이터 신호용의 핀 내지 패드가 있으며, 이들 신호는 이 도 10에는 도시되어 있지 않은 커넥터에 의해 접속되어 있다.

C/A 신호는 각 모듈(60-1∼60-4)에 MC(1)로부터 배선되며, 이들을 23으로 나타내었다. 데이터 신호는 각 모듈(60-1∼60-4)에 MC(1)로부터 배선되며, 이들을 22로 나타내었다. 이 데이터 신호의 개수는 모듈이 갖는 데이터 신호 핀만 있으며, PC/ 서버에 이용되는 모듈인 경우 32개, 62개, 72개, 144개를 갖는다. 그리고, 이들 복수의 배선으로 이루어지는 데이터 신호용의 배선 구조는 거의 동일하다.

도 10은 메모리 모듈(60-1∼60-4)이 마더 보드(100)에 수직으로 탑재된 경우의 상면도로 배선의 구조를 명확하게 할 목적으로 기재되어 있다. MC(1)로부터 각 DRAM(10-1∼10-4)에의 데이터 신호 배선(22)은 방향성 결합기를 통하여 송수신되고, 해당 방향성 결합기는 마더 보드에 구성되어 있다. 이 결합 길이는 MC(1)에서 볼 때 가까운 순으로 L1, L2, L3, L4로 되어 있다. 이 구성은 제1 실시예와 동일하고, 이 때문에 MC(1)에서 볼 때 먼 쪽의 방향성 결합기의 결합 길이가 길어지고 있다.

이 때문에, 데이터 신호의 신호 생성량은 어느 DRAM에 대해서도 거의 동일한 신호량이 되고, 신호 전압 변동, 지터가 작아 고속화에 효과가 있다.

C/A 신호에 대해서는 MC(1)과 모듈(60-1∼60-4)이 일대일 접속되어 있기 때문에, 어느 DRAM에 대해서도 제4 실시예와 동일하게 거의 동일한 신호량이 되어,신호 전압 변동, 지터 변동이 작아 고속화에 효과가 있다. 즉, 데이터에 대해서도 C/A 신호에 대해서도 지터 저감의 효과가 있다.

제6 실시예를 도 11을 이용하여 설명한다.

본 실시예는 메인 라인을 접어 겹친 배선에 의해 고밀도화한 배선에 같은 신호량을 생성하는 방향성 결합기를 적용한 것이다.

20은 MC(1)로부터 인출된 접어 겹친 배선이다. 메모리 모듈(60-1∼60-4)에는 DRAM이 다수 탑재되어 있으며, 커넥터(50-1∼50-4)를 통하여 버스 접속되어 있다. MC(1)로부터 가까운 순으로 배치되어 있는 모듈(60-1∼60-4)로부터 인출된 부결합 선로(20-1∼20-4)는 각각 도 11과 같이 부결합 선로(20-1, 20-4, 20-3, 20-2)의 순으로, L1, L4, L2, L3의 길이로 배치되어 있다. DRAM(10-1)에는 배선(20-1)이 L1의 길이로, DRAM(10-2)에는 배선(20-2)이 L4의 길이로, DRAM(10-3)에는 배선(20-3)이 L2의 길이로, DRAM(10-4)에는 배선(20-4)이 L3의 길이로 접속되어 있다. 여기서, MC(1)로부터의 배치의 원근이 아니고, 메인 라인(20)의 원근으로 방향성 결합기가 배치되어 있는 것을 특징으로 한다.

이와 같이 메인 라인(20)을 접어 겹치고 이에 대하여 부결합 선로를 구성함으로써, 모듈의 고밀도화와 함께 방향성 결합기에 의해 생성되는 신호 진폭도 일정하게 할 수 있다. 또한, 본 방식에서 부결합 선로(20-2, 20-3)가 중첩되지 않도록 배치하면 모듈(60-2)과 모듈(60-3)의 간격 L23을 단축할 수 있다. 이는 이 구간에서 방향성 결합기가 없기 때문이다.

이에 따라, 동일한 매수의 메모리 모듈 수를 고밀도로, 또한 등신호량을 생성하는 방향성 결합기를 구성할 수 있다.

제7 실시예를 도 12를 이용하여 설명한다.

본 실시예는 메인 라인을 모듈 내에 접어 겹친 버스 방식으로, 등신호량이 되도록 방향성 결합기를 구성한 예이다. 그리고, 메모리 모듈의 종류를 2종류로 구성한 예이다.

MC(1)로부터의 메인 라인(20)은 마더 보드(100) 내의 신호층과 커넥터(50-1)를 통하여 모듈(60-1) 내에 접속 배선되어 있다. 모듈(60-1) 내의 배선(20)과 부결합 선로(20-1, 20-2)가 방향성 결합기를 구성하여, DRAM(10-1, 10-2)에 접속되어 있다. 메인 라인(20)은 모듈(60-1) 내에서 접어 겹쳐져 커넥터(50-1)를 통하여, 다시 마더 보드(100) 내의 신호층에서 커넥터(50-2)까지 배선된다. 이하 마찬가지로, 모듈(60-2, 60-3, 60-4) 내를 메인 라인(20)은 마더 보드 상의 종단 저항으로써 종단되어 있다. 여기서, 모듈(60-1, 60-2)은 동일한 구성의 모듈이고, 2개의 방향성 결합기의 결합 길이를 각각 L1, L2로 하면, L1≤L2로 되어 있다. 또한, 모듈(60-3, 60-4)은 동일한 구성의 모듈이지만, 이 2개의 방향성 결합기의 결합 길이를 L3, L4로 하면, L3≤L4의 관계가 있다. 2종류의 모듈 사이의 관계는 수학식 13이 된다.

이와 같이 구성함으로써, 방향성 결합기의 배선 길이가 제1 실시예와 동일한 효과인 크로스토크 신호 생성량을 동일하게 함으로써 지터를 억제할 수 있었다.이 때문에, 각 DRAM(10-1∼10-8) 내의 리시버의 지연량 차를 억제할 수 있어 버스의 타이밍 마진을 늘릴 수 있다. 즉, 버스의 고속화에 효과가 있는 것을 알 수 있다.

커넥터에 모듈을 삽입함으로써 버스 접속을 행하는 방향성 결합식 메모리 시스템으로서, 방향성 결합기의 길이를 MC(1)에서 볼 때 멀리 위치할수록 길어지도록 구성하는 경우에도, 모듈의 종류를 2종류로 한정함으로써 비용 삭감과, 성능 향상을 이룬다.

제8 실시예를 도 13을 이용하여 설명한다.

본 실시예는 지금까지의 실시예보다 더욱 고속화를 목표로 한 예이다.

구성은 제1 실시예와 거의 동일하지만, 방향성 결합기의 구성이 서로 다르다. 본 실시예에서는 방향성 결합기를 구성하는 2선로 사이(메인 라인(20)과 각 부결합 선로(20-1∼20-4))의 배선 간격 wi와 결합 길이 Li가 각각 서로 다르다.

수학식 14의 배선 간격 wi는 MC(1)에서 볼 때 근단의 방향성 결합기쪽이 개방되어 있으며, 이 때문에 후방 크로스토크 계수 Kb는 원단쪽이 크다. 그러나, 이 Kb의 차는 드라이브 펄스 신호가 메인 라인(20)을 전파함으로써 완만해지는 효과를없애고 있다. 또한, 결합 길이 Li는 제1 실시예에서는 원단일수록 길게 하고 있었지만 실시예에서는 원단일수록 짧다. 이는 원단으로 갈수록 드라이브 펄스가 완만해지므로 원단일수록 생성되는 테일부도 길게 된다. 이 때문에, 드라이브 펄스의 파형 완만화에 의한 테일부의 증대와 지터의 증가를 억제하기 위해서, 결합 길이 Li를 짧게 하고 있는 것이다. 당연히 제1 실시예와는 정반대의 것을 행하므로, 결합 길이 Li의 현상에 수반하여 신호량도 감소하지만, 이는 결합 계수 Kb를 크게 함으로써 보상하고 있다. 즉, 결합 길이 Li와 배선 간격 wi를 수학식 14, 15와 같이 구성함으로써 생성되는 크로스토크 신호는 같은 정도의 신호 진폭과 신호 시간 폭을 갖고 있고, 이 때문에, 배선에 의한 지터의 증가 및 리시버의 지연 시간 지터를 억제할 수 있다. 이 때문에, 제1 실시예에 비하여 초고속인 데이터 전파에 더욱 적합하다.

제8 실시예를 도 14를 이용하여 설명한다.

도 14는 지금까지의 제1∼제7 실시예의 MC(1) 또는 DRAM(10-1∼10-4)에 탑재되는 반도체 소자의 드라이버(4)에 관한 것이고, 본 실시예는 테일부를 없앰으로써 지터를 억제하는 것에 목적이 있다.

본 실시예의 구성을 설명하기 전에 파형을 이용하여 지터 저감의 원리를 도 15를 이용하여 설명한다.

도 3에 도시한 바와 같이 고속 데이터 전송을 행하는 경우, 버스 배선에서의 부호간 간섭은 주로 크로스토크 신호의 테일부가 후속되는 데이터에 중첩함으로써 발생하고 있었다. 이 때문에, 크로스토크 신호로부터 테일부를 작게 하면 버스의부호간 간섭인 지터량을 줄일 수 있다.

도 15는 이 테일부를 작게 하기 위한 드라이브 펄스(A)와 크로스토크 신호 파형(B)이다. 점선의 70은 도 3의 (B)의 드라이브 펄스와 동일한 종래 기술의 파형이고, 시각 tod까지 실선에 겹쳐져 있다. 실선의 80은 본 실시예에서의 드라이브 펄스이다.

시각 "0"에서 진폭 V1로 드라이브된 펄스는 시각 tod 후에 (-α*V1)로 데이터와는 반대 극성의 펄스가 드라이브되어 있다. 여기서 α는 계수로 대략 10∼20%이다. 도 15는 L로부터 H로 드라이브한 파형의 설명도로서, 마찬가지로 H로부터 L인 경우에는 데이터와는 반대 극성의 (+α*V1)가 tod 후에 드라이브되게 된다.

이 점선의 드라이브 펄스(70)에 대한 크로스토크 파형은 도 15의 (B)의 점선의 파형(75)과 같이 되고, 도 15의 (A)의 실선의 드라이브 펄스(80)에 대한 크로스토크 파형은 도 15의 (B)의 실선의 파형(85)과 같이 된다. 파형(75)과 파형(85)은 시각 tod까지는 겹쳐져 있다. 이는 tod까지는 방향성 결합기를 전파하는 드라이브 펄스(70, 80)로 동일하기 때문이다. 그러나, 시각 tod 후는 실선의 드라이브 펄스(80)는 반대 극성이며 또한 진폭 (-α*V1)으로 드라이브하고 있기 때문에 이에 따라서 방향성 결합기라도 반대 극성의 신호가 생성되어 이것이 점선의 파형(75)에 중첩된다. 이 때문에 중첩되는 파형은 시각 (tod+tr) 후에 최대 (-α*Vp)가 되고, 이것이 점선의 파형(75)에 중첩하여 실선의 파형(85)과 같이 테일부가 작아진다. 여기서, Vp는 방향성 결합기로 생성되는 크로스토크의 최대값으로 수학식 1이 성립할 때 수학식 9와 동일하게 Vp=Kb*V1의 관계가 있다. tr은 드라이브 펄스의 상승시간이고, 이 시각에 크로스토크 파형은 최대값이 된다.

이상과 같이, 도 15의 실선의 파형(80)과 같이 드라이브 파형을 생성함으로써 크로스토크의 테일부를 최소로 할 수 있어 버스의 부호간 간섭을 감소시켜, 이것이 지터를 저감하여 고속화에 기여한다.

이 파형을 실현하는 드라이버가 도 14이다. 도 14는 드라이버(4)의 최종 단의 회로 구성을 중심으로 기술하고 있다. 본 실시예에서는 C-MOS의 push-pull 드라이버로 구성하고 있지만, open-dorain형 인터페이스에서도 도 15와 같은 파형을 구성할 수 있는 것은 물론이다.

도 14에서는 최종 단의 드라이버는 트랜지스터 M1∼M4로 구성되어 데이터 신호(DATA)와 출력 인에이블(0E) 신호에 의해 출력 pad5에의 데이터 출력이 제어된다. OE가 부정되고 DATA에 따라 트랜지스터 M1∼M4가 출력되지만, 이들 트랜지스터 중 M3, M4는 임의의 일정한 시간밖에 드라이브되지 않는다. 이는 지연 회로(90, 91)와 배타적 논리합 X1, X2로 제어된다. 즉, 트랜지스터 M2와 M4 또는 M1과 M3은 DATA 신호에 따라서 동시에 드라이브되지만, 지연 회로(90, 91)에 의해 X1, X2의 입력이 같아지므로 트랜지스터 M3, M4를 부정한다. 여기서, 도 15의 (B)의 α에 상당하는 것이 트랜지스터 M3, M4의 드레인-소스간 임피던스이므로 이 트랜지스터의 게이트 폭을 조정함으로써 이 α를 제어할 수도 있다.

이 지연 회로(90, 91)는 지연 보유 회로(레지스터)(92, 93)에 의해 지연 시간이 조정되고 있다. 지연 회로(90, 91)의 구성은 복수의 미소 지연 소자를 직렬 접속하고, 이들 출력을 스위치에 의해 전환함으로써, 신호를 지연시킬 수 있다.지연 회로(90, 91)는 레지스터(92, 93)의 값에 따라서 미소 지연 소자를 몇 개 연결하는지를 스위치에 의해 선택할 수 있기 때문에, 지연량을 이산적이며 연속적으로 조정할 수 있다. 이 레지스터(92, 93)에는 도 15의 tod와 거의 동일한 지연 시간이 발생하도록 하는 값이 보유되어 있다.

이 지연 회로(90, 91)에 상당하는 시간만큼 M1과 M3 내지 M2와 M4가 드라이브되므로, 이 기간만큼 드라이브 임피던스가 작아져 도 15의 (A)의 파형(80)과 같이 되는 것을 알 수 있다.

이 드라이버(4)는 도 1의 MC(1)의 신호 출력 회로에 이용되고, 라이트 시에는 각 DRAM(10-1∼10-4)에 대하여 도 15의 (B)의 파형(80)과 같이 MC(1)은 드라이브한다. 이에 따라, 각 방향성 결합기(20-1∼20-4)에 있어서 테일부가 저감되므로, 부호간 간섭이 감소하여 타이밍 마진이 증가한다. 즉, 고속 동작이 가능하게 된다.

마찬가지로, DRAM(10-1∼10-4)에 대해서도 드라이버(4)가 이용되어 리드 시에 도 15의 (A)의 파형(80)과 같이 출력된다. 이에 따라, 각 방향성 결합기(20-1∼20-4)에 있어서 테일부가 저감되므로, 부호간 간섭이 감소하여 타이밍 마진이 증가한다. 즉, 고속 동작이 가능하게 된다.

여기서, tod의 설정을 도 16을 이용하여 설명한다.

도 10과 동일하게 마더 보드(100)에 탑재된 MC(1)과 메모리 모듈(60-1∼60-4)에 탑재된 메모리(10) 사이에서 데이터 전송이 행해지고, C/A 신호는 배선(23)에 의해서 데이터 전송되고, 데이터 신호는 배선(22)에 의해서 데이터 전송된다. 여기서, 마더 보드(100)에 구성된 방향성 결합기로 데이터 송수신하고, 메모리 모듈(60-1∼60-4)에 구성된 방향성 결합기로 C/A 신호가 전달된다. 데이터 신호에 있어서 방향성 결합기는 모듈(60-1∼60-4)에 대하여 결합 길이 L1, L2, L3, L4를 마더 보드(100) 내에 구성되어 있지만, 이 결합 길이 L1∼L4는 제1 실시예와 마찬가지로 수학식 1과 같이 정해져 있다. 그 때문에, MC(1)에 대하여 가까움/멂에 의한 신호 생성량의 차는 없다. MC(1)과 메모리(10)에는 도 14와 같은 드라이버가 들어 있으며, 드라이브 시에 도 15의 실선(80)과 같은 파형을 드라이브할 수 있다. tod의 설정이지만, MC(1)과 메모리(10)로 나누어 설명한다.

MC(1)인 경우에는, MC(1)에 배선(24-1∼24-4)이 접속되어 있으며, 이들 배선(24-1∼24-4)은 방향성 결합기 L1∼L4의 왕복 시간과 동일한 전파 지연 시간을 갖는 배선 길이를 갖는다. 이 때문에, 모듈(60-1)에 대한 방향성 결합기의 결합 길이 L1의 왕복 지연 시간은 배선(24-1)의 지연 시간을 측정함으로써 MC(1)은 알 수 있다. 마찬가지로, 방향성 결합기의 결합 길이 L2∼L4에 대해서도 배선(24-2∼24-4)의 전파 지연 시간을 측정함으로써 알 수 있다. 이 정보에 기초하여 MC(1)에 탑재된 도 14의 드라이버(4)내 레지스터(93, 94)의 값을 설정할 수 있다. 이를 이용하여, MC(1)은 라이트 데이터를 송신하는 경우, 모듈(60-1∼60-4)에 접속된 방향성 결합기 결합 길이 L1∼L4의 왕복 지연 시간에 따른 시간 tod에서 데이터와는 반대 극성의 펄스를 도 15와 같이 드라이브할 수 있기 때문에 부호간 간섭이 감소하여 고속화가 가능하게 된다.

메모리(10)인 경우에는, 메모리 모듈(60-1∼60-4)에 탑재된 재기입 가능한ROM(EPROM)(15-1∼15-4)에 저장된 지연 시간 정보를 데이터 송신에 앞서 메모리(10) 드라이버(4) 내의 레지스터(93, 94)에 전송함으로써 이루어진다. 구체적으로는, MC(1)은 각 모듈(60-1∼60-4)에 대응한 방향성 결합기의 결합 길이 L1∼L4의 왕복 전파 시간 정보를 EPROM(15-1∼15-4)에 기입해 둔다. 이 기입하는 타이밍은 파워 투입 시 직후라도, 정 시간마다라도 상관없다. 이 기입된 정보를 EPROM(15-1∼15-4)은 보유하고, 이 값은 메모리(10)에 배선(25)을 이용하여 전달된다. 메모리(10)에 대하여 지연 시간 정보를 전달시키는 것은 MC(1)이 바운더리 스캔 정보를 이용하여 각 메모리에 기입해도 되고, 메모리(10)의 요구에 따라서 EPROM(15-1∼15-4)이 각 메모리(10)에 정보를 부여해도 된다.

MC(1)은 EPROM(15-1∼15-4)에 대하여 방향성 결합기의 왕복 전파 지연 시간 정보를 기입하는 것, 그리고 그 정보를 메모리(10) 내의 레지스터(93, 94)에 저장함으로써, 메모리 액세스의 리드 데이터에 대해서도 각 메모리(10)는 방향성 결합기의 결합 길이에 따른 테일부 저감 드라이브 펄스를 송출할 수 있다. 이에 따라, 부호간 간섭이 감소하여 지터도 감소한다.

이상의 예는, DRAM에 대해서는 바운더리 스캔 회로를 통하여 제어한 예이지만, DRAM 제조 시에 메탈 마스크로 전환함으로써 제조해도 된다.

또한, MC(1)은 DRAM(10-1∼10-4)에 대하여, 다른 값 α를 이용해도 된다. 예를 들면 DRAM(10-1, 10-2)에 대해서는 α=10%로 하고, DRAM(10-3, 10-4)에 대해서는 α=20%를 이용하면 된다. 이 α는 드라이버(4)의 출력 임피던스를 조정함으로써 달성 가능하고, 도 14의 트랜지스터 M3, M4에 병렬 접속해 둬 이들 트랜지스터를 전환함으로써 실현할 수 있다. 이와 같이 DRAM마다 tod와 α를 구성함으로써 어느 DRAM에 있어서도 신호 진폭을 일정 상태로 유지한 채 테일부를 감소시킬 수 있어, 부호간 간섭을 억제할 수 있다. 이 효과는 도 6에서도 도 8∼도 13에서도 동일한 효과를 갖는다.

본 실시예에서는 드라이버에 의해 도 15의 (A)의 파형(80)을 구성했지만, 이 방법 이외라도 동일한 파형을 생성할 수 있으면 동일한 효과가 얻어진다. 예를 들면, 메인 라인(20)이 갖는 특성 임피던스와는 다른 임피던스의 배선에 의해, tod와 α를 갖는 도 15와 같은 파형을 구성할 수 있다.

본 발명에 있어서 제1 효과는 프린트 기판의 2배선으로 구성된 방향성 결합기의 배선 길이를 MC로부터 먼 방향성 결합기만큼 길게 함으로써, 방향성 결합기가 생성하는 크로스토크 신호를 어느 방향성 결합기에 있어서도 동일하게 한다. 이는 드라이브 펄스가 표피 효과·유전 손실에 의해 원단에 전파됨에 따라 완만해져가는 것을 보정할 수 있다.

방향성 결합기에 의해 발생하는 지터를 방향성 결합기의 위치에 상관없이 일정하게 함으로써, 시스템 전체의 타이밍 마진을 일정하게 하는 것에 있다.

버스 마스터(1)와 버스 슬레이브(10-1∼10-4) 사이의 데이터 전송에 있어서, 배치에 따라 발생하는 신호 파형의 진폭 차를 없앨 수 있었다. 이에 의해, 리시버의 지연 변동을 낮게 억제하고, 리시버의 노이즈 감도를 일정하게 할 수 있었다. 이에 따라 고속화를 더욱 가능하게 하였다. 즉, 버스의 고속화에 효과가 있다.

본 발명에 있어서 제2 효과는 메모리 모듈과 같이 시스템의 구성에 의해 방향성 결합기의 결합 길이가 충분히 확보되지 않거나 또는 등간격으로 버스 슬레이브를 배치해야 하는 경우라도 방향성 결합기의 결합 길이를 최대 길이가 되도록 등간격으로 배치시키고, 배선의 간격을 먼 곳일수록 좁게 함으로써 버스 슬레이브마다 생성되는 크로스토크 신호량을 일정하게 할 수 있게 되었다. 이 때문에, 등간격 배치와 등신호 생성 모두 가능하게 되었다.

본 발명의 제3 효과는 방향성 결합기에 따른 생성 파형이 테일부를 포함하고 있음으로써 이 테일부에 의한 부호간 간섭에 수반하여 지터의 원인으로 되어 있었지만, 드라이버에 데이터와는 반대 극성의 펄스를 방향성 결합기의 왕복 지연 시간만큼 드라이브 펄스 진폭의 α배(약 10∼2O%) 드라이브함으로써 테일부를 없앨 수 있었다. 이 때문에, 신호 진폭을 일정하게 하여, 테일부에 기인하는 부호간 간섭을 없앨 수 있었다. 이 때문에, 고속화가 더욱 가능하게 되었다.

본 발명은 복수의 DRAM의 메모리 모듈이 접속되는 메모리 시스템에 있어서, 지터를 억제함으로써, 메모리 컨트롤러와 각 모듈 사이의 데이터 전송의 고속화가 가능하게 되므로, 시스템 전체적으로 데이터 전송의 고속화가 가능한 메모리 시스템에 적용 가능하다.

Claims

복수의 반도체 소자 사이에서 데이터를 전송하는 버스 시스템에 있어서,

제1 반도체로부터 제1 배선이 인출되고, 이 제1 배선과 평행하게 배선함으로써 방향성 결합기를 구성하는 복수의 배선이 이루어지고, 각각의 해당 배선이 제2 반도체 소자에 접속되고,

해당 복수의 방향성 결합기에 의해 생성되는 신호 진폭이 대략 동일하게 되도록 방향성 결합기마다 서로 다른 결합 길이를 갖게 한 것을 특징으로 하는 버스 시스템.
제1항에 있어서,

접속되는 n개의 방향성 결합기 중, 제1 반도체로부터 가까운 순으로 방향성 결합기의 길이를 L1, L2, L3 … Ln으로 하면,

L1≤L2≤L3≤ … ≤Ln으로 함으로써 방향성 결합기의 생성 신호량이 대략 같아지는 것을 특징으로 하는 버스 시스템.
제2항에 있어서,

상기 제2 반도체의 수가 4개이고, 상기 제1 반도체로부터 가까운 순으로 방향성 결합기의 길이를 L1, L2, L3, L4로 하면,

L1, L2, L3 그리고 L4의 결합 길이 차가 10㎜ 이내로 한 것을 특징으로 하는버스 시스템.
제1항에 있어서,

접속되는 n개의 방향성 결합기 중, 상기 제1 반도체로부터 가까운 순으로 방향성 결합기를 구성하는 평행 2선로 사이의 간격을 w1, w2, w3 … wn으로 하면,

w1≥w2≥w3≥ …≥wn으로 함으로써 방향성 결합기의 결합도를 바꾸고,

해당 방향성 결합기에 의한 생성 신호량이 대략 같아지는 것을 특징으로 하는 버스 시스템.
제4항에 있어서,

상기 제1 반도체로부터 세어 i번째의 방향성 결합기의 결합도를 Kbi로 한 경우, 제1 방향성 결합기의 결합도 Kb1에 대하여, x=0.1∼0.2의 계수로

Kbi=Kb1*(1+(i-1)*x)로 부여되는 결합도 Kbi를 해당 방향성 결합기가 갖는 것을 특징으로 하는 버스 시스템.
제2항 또는 제3항의 버스 시스템에 있어서의 프린트 배선 기판으로서,

결합 길이가 L1≤L2≤L3≤ … ≤Ln이 되는 해당 방향성 결합기를 설치한 것을 특징으로 하는 프린트 배선 기판.
제4항 또는 제5항의 버스 시스템에 있어서의 프린트 배선 기판으로서,

배선 간격이 w1≥w2≥w3≥ … ≥wn이 되는 해당 방향성 결합기를 설치한 것을 특징으로 하는 프린트 배선 기판.
제2항 내지 제5항 중 어느 한 항에 있어서,

상기 제1 반도체와 방향성 결합기를 마더 보드에 탑재하고,

복수의 상기 제2 반도체를 도터 보드(daughter board)에 탑재하고,

복수의 해당 도터 보드를 커넥터를 통하여 해당 마더 보드에 접속하고,

해당 복수의 도터 보드의 간격을 방향성 결합기의 길이와는 독립적으로 일정하게 하는 것을 특징으로 하는 버스 시스템.
제4항 또는 제5항의 버스 시스템에 이용되는 메모리 모듈로서,

복수의 상기 제2 반도체 대신에 메모리를 복수 탑재하고, 상기 제1 반도체와 해당 메모리 간의 신호 전달에 이용되는 방향성 결합기를 메모리 모듈 내에 갖고, 해당 메모리는 해당 메모리 모듈 내에서 등간격으로 배치되고,

버스 시스템에 접속되는 n개의 방향성 결합기 중, 제1 반도체로부터 가까운 순으로 방향성 결합기를 구성하는 평행 2선로 사이의 간격을 w1, w2, w3 … wn으로 하면,

w1≥w2≥w3≥ … ≥wn으로 함으로써 방향성 결합기의 결합도를 바꾸고, 해당 방향성 결합기에 의한 생성 신호량이 대략 같아지는 것을 특징으로 하는 메모리 모듈.
제9항의 메모리 모듈을 이용한 버스 시스템으로서,

데이터 신호 버스를 통하여 데이터 신호를 마더 보드 내에 구성된 방향성 결합기를 이용하여 전송하고, 제어 신호 버스를 통하여 제어 신호를 도터 보드 내에 구성된 방향성 결합기를 이용하여 전송하고,

마더 보드 상에 구성된 n개의 상기 메모리 모듈마다의 방향성 결합기 중, 메모리 컨트롤러로부터 가까운 순으로 종별 방향성 결합기의 길이를 L1, L2, L3 … Ln으로 하면,

L1≤L2≤L3≤ … ≤Ln이고,

상기 메모리 모듈 내에서 상기 제어 신호 버스에 접속되는 n개의 방향성 결합기 중, 상기 제1 반도체로부터 가까운 순으로 방향성 결합기를 구성하는 평행 2선로 사이의 간격을 w1, w2, w3 … wn으로 하면,

w1≥w2≥w3≥ … ≥wn으로 함으로써 방향성 결합기의 결합도를 바꾸고,

해당 방향성 결합기에 의한 생성 신호량이 모든 메모리에 대하여 대략 같아지는 것을 특징으로 하는 버스 시스템.
제8항에 있어서,

상기 제1 반도체와 방향성 결합기를 마더 보드에 탑재하고,

복수의 상기 제2 반도체를 도터 보드에 탑재하고,

복수의 해당 도터 보드를 커넥터를 통하여 해당 마더 보드의 방향성 결합기에 접속하고,

해당 제2 반도체로부터의 배선이 해당 마더 보드 내에서 폴드(fold)되고,

버스 시스템에 접속되는 n개의 해당 방향성 결합기 중, 해당 배선에 따라 세어 상기 제1 반도체로부터 가까운 순으로 방향성 결합기의 길이를 L1, L2, L3 … Ln으로 하면,

L1≤L2≤L3≤ … ≤Ln으로 함으로써 방향성 결합기의 생성 신호량이 대략 같아지는 것을 특징으로 하는 버스 시스템.
제8항에 있어서,

마더 보드 상에 1개의 버스 마스터를 탑재하고, 복수의 도터 보드를 해당 도터 보드 내에 설치된 방향성 결합기와 커넥터를 통하여 해당 마더 보드에 버스 접속되고,

해당 제2 반도체로부터의 배선이 해당 도터 보드 내에서 폴드되고,

해당 폴드된 메인 라인의 일부와 함께 형성되는 2개의 해당 방향성 결합기 중, 해당 배선에 따라 세어 상기 제1 반도체로부터 가까운 순으로 방향성 결합기의 길이를 L1, L2로 하면,

L1≤L2가 되는 제1 메모리 모듈과,

해당 폴드된 배선에 결합되는 부결합 배선(sub coupling wiring)되는 2개의 해당 방향성 결합기 중, 해당 배선에 따라 세어 상기 제1 반도체로부터 가까운 순으로 방향성 결합기의 길이를 L3, L4로 하면,

L2≤L3≤L4가 되는 제2 메모리 모듈을 포함하고,

해당 마더 보드에 상기 제1 반도체에서 볼 때, 가까운 쪽으로부터 제1 메모리 모듈을 2매, 이어서 제2 메모리 모듈을 2매 탑재한 것을 특징으로 하는 버스 시스템.
제2항 또는 제4항에 있어서,

버스 시스템에 접속되는 n개의 방향성 결합기 중, 상기 제1 반도체로부터 가까운 순으로 방향성 결합기의 길이를 L1, L2, L3 … Ln으로 하면,

L1≤L2≤L3≤ … ≤Ln으로 하고, 해당 버스 시스템에 접속되는 n개의 해당 방향성 결합기 중, 상기 제1 반도체로부터 가까운 순으로 해당 방향성 결합기를 구성하는 평행 2선로 사이의 간격을 w1, w2, w 3 … wn으로 하면,

w1≥w2≥w3≥ … ≥wn으로 함으로써 방향성 결합기의 결합도를 바꾸고,

해당 방향성 결합기에 의한 생성 신호량이 대략 같아지는 것을 특징으로 하는 버스 시스템.
복수의 반도체 소자 사이에서 데이터를 전송하는 버스 시스템에 있어서,

제1 반도체로부터 제1 배선이 인출되고, 이 제1 배선과 평행하게 배선함으로써 방향성 결합기를 구성하는 복수의 배선이 이루어지고, 각각의 해당 배선이 제2 반도체 소자에 접속되고,

해당 복수의 방향성 결합기에 의해 생성되는 신호 진폭이 대략 동일하게 되도록 방향성 결합기마다 서로 다른 결합 길이를 갖고,

송신되는 데이터 신호에 따른 드라이브 펄스가 방향성 결합기에 입력되고, 해당 방향성 결합기의 왕복 지연 시간 후에 해당 데이터 신호와는 반대 극성의 신호가 해당 드라이브 펄스의 진폭의 10∼20%의 진폭으로 재입력되고, 다음에 계속되는 데이터가 올 때까지 해당 반대 극성의 신호가 계속되는 것을 특징으로 하는 버스 시스템.
제14항의 버스 시스템에 있어서의 반도체 소자로서,

상기 제1 반도체 또는 상기 제2 반도체에 탑재되는 드라이버에는,

출력 데이터에 따라서 HIGH 신호 또는 LOW 신호를 출력하고,

해당 버스 시스템에 이용되는 방향성 결합기의 왕복 지연 시간을 보유하는 지연 시간 보유 회로를 갖고, 해당 출력 데이터를 송신한 직후부터 세어 해당 보유 회로의 지연 시간 후에 해당 출력 데이터가 반전한 신호를 신호 진폭의 10∼20% 출력하고, 다음에 계속되는 데이터가 올 때까지 해당 반대 극성의 신호가 계속 출력되는 드라이버를 갖는 것을 특징으로 하는 반도체 소자.
제15항의 반도체를 이용한 버스 시스템에 있어서의 메모리 컨트롤러로서,

각 메모리에 접속되는 방향성 결합기의 왕복 배선 길이 시간을 해당 각 방향성 결합기에 따라 보유하는 복수의 지연 시간 보유 회로를 갖고, 해당 메모리에 대하여 출력 데이터를 송신한 직후부터 세어 해당 메모리에 대한 해당 보유 회로의지연 시간 후에 해당 출력 데이터가 반전한 신호를 신호 진폭의 10∼20% 사이에서 출력하고 이어서 계속되는 데이터가 올 때까지 해당 반대 극성의 신호가 계속 출력되는 드라이버를 갖는 것을 특징으로 하는 메모리 컨트롤러.
제15항의 버스 시스템에 있어서의 메모리로서,

접속되는 방향성 결합기의 왕복 배선 길이 시간을 보유하는 복수의 지연 시간 보유 회로를 포함하고, 출력 데이터를 송신한 직후부터 세어 해당 보유 회로의 지연 시간 후에 해당 출력 데이터가 반전한 신호를 신호 진폭의 10∼20% 사이에서 출력하고 이어서 계속되는 데이터가 올 때까지 해당 반대 극성의 신호가 계속 출력되는 드라이버를 갖는 것을 특징으로 하는 메모리.
제15항의 버스 시스템에 있어서의 메모리 모듈로서,

지연 시간 보유 회로를 갖는 메모리를 탑재하고, 메모리는 해당 지연 시간 보유 회로의 값을 데이터 전송에 앞서 해당 메모리 모듈 내에 설치된 EPROM으로부터 판독하고, 해당 메모리 모듈 내의 해당 메모리는 모두 동일한 값의 지연 시간에 대응한 값을 해당 지연 시간 보유 회로에 갖는 것을 특징으로 하는 메모리 모듈.