KR20000043231A - 데이타 출력장치 - Google Patents

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KR20000043231A
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이해욱
김준호
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김영환
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Abstract

본 발명은 반도체 메모리의 데이타 출력장치에 관한 것으로, 특히 데이타 버스라인 센스앰프로부터 전달받은 각각의 데이타를 컬럼 어드레스신호에 의해 선택하여 글로벌 데이타 버스라인으로 전달하는 데이타 선택수단과; 상기 글로벌 데이타 버스라인을 통해 전달받은 데이타를 구동하여 출력단으로 전달하는 출력 구동수단과; 상기 데이타 선택수단과 상기 출력 구동수단 사이에 연결되며, 상기 글로벌 데이타 버스라인상의 그리치 발생시 딜레이에 의한 신호전달 시간차를 이용하여 상기 그리치가 제거된 데이타신호를 만들어 상기 출력 구동수단으로 전달시키는 그리치 제거수단을 구비하므로써, 그리치 발생에 따른 오류 데이타의 출력을 방지하여 소자의 신뢰성을 향상시킨 데이타 출력장치에 관한 것이다.

Description

데이타 출력장치
본 발명은 반도체 메모리의 데이타 출력장치에 관한 것으로, 보다 상세하게는 그리치 발생시 딜레이에 의한 신호전달 시간차를 이용해 상기 그리치가 제거된 데이타신호를 발생시켜 출력단으로 전달하므로써, 출력신호의 전위레벨을 안정화시켜 제품의 신뢰성을 향상시킨 데이타 출력장치에 관한 것이다.
도 1 은 종래에 사용된 데이타 출력장치를 나타낸 블럭 구성도로, 리드동작시 각각의 데이타 버스라인(DB1, /DB 과 DB2, /DB2)에 데이타를 실어 데이타 버스라인 센스앰프와 래치회로를 거쳐 멀티플렉서 앞단까지 전달되면 컬럼 어드레스신호(CA0)에 따라 선택된 데이타 버스라인의 데이타를 최종 글로벌 데이타 버스라인(G_DB, /G_DB)에 실리게 하여 데이타를 선택하는 데이타 선택수단(100)과, 상기 글로벌 데이타 버스라인(G_DB, /G_DB)을 통해 전달받은 데이타를 출력단(dout)으로 전달하는 출력 구동수단(200)을 구비한다.
그리고, 상기 데이타 선택수단(100)내 멀티 플렉서는 상기 컬럼 어드레스신호(CA0)가 '로우'일 경우 일측 데이타 버스라인(DB1, /DB1)의 데이타가 글로벌 데이타 버스라인(G_DB, /G_DB)으로 전달되도록 제어하며, 만약 상기 컬럼 어드레스신호(CA0)가 '하이'일 경우에는 타측 데이타 버스라인(DB2, /DB1)의 데이타가 글로벌 데이타 버스라인(G_DB, /G_DB)으로 전달되도록 제어한다.
그런데, 상기 구성을 갖는 종래의 데이타 출력버퍼는 도 2 에 도시된 동작 타이밍도를 통해 알 수 있듯이, 다음과 같은 오류가 발생되는 문제점이 있다.
우선, 일측 데이타 버스라인(DB1)상에는 CLK1과 CLK2에서 '로우레벨'의 신호가 전달되며 CLK3에서 '하이레벨'신호가 전달되고, 또 다른 타측 데이타 버스라인(DB2)상에는 CLK1과 CLK2에서는 '하이레벨'의 신호가 전달되며 CLK3에서 '로우레벨'신호가 전달된다는 가정하에, 상기 컬럼 어드레스신호(CA0)가 CLK2에서 '하이레벨'로 천이되면 글로벌 데이타 버스라인(G_DB)에는 상기 데이타 버스라인(DB2)상의 '하이레벨'신호가 전달되어 출력되게 된다.
그런 다음, 상기 컬럼 어드레스신호(CA0)가 CLK3에서 '로우레벨'신호로 천이되게 되면, 상기 글로벌 데이타 버스라인(G_DB)은 다른 데이타 버스라인(DB1)상의 데이타를 읽게 되는데 이때, 정상적으로는 상기 컬럼 어드레스신호(CA0)가 다음 클럭 CLK3에 의해 '하이레벨'에서 '로우레벨'로 천이되기 전에 데이타 버스라인(DB1)은 '로우'에서 '하이'로, 그리고 타측 데이타 버스라인(DB2)은 '하이'에서 '로우'로 각각 그 다음 데이타값으로 변해야 하는데, 메모리 칩의 동작주파수의 고속화 및 각종 라인 등의 고부하로 인해 각 데이타 버스라인(DB1, DB2)의 데이타 천이시기보다 컬럼 어드레스신호(CA0)의 천이시기가 더 빨라질 수 있다.
이로 인해, 글로벌 데이타 버스라인(G_DB)상에 상기 컬럼 어드레스신호(CA0)가 각각의 데이타 버스라인(DB1, DB2)보다 빠르게 변한시간 동안의 그리치(glitch) 발생이 야기된다(도 2에 'A'로 도시됨).
이는 후단의 출력 구동수단(200)을 거쳐 출력단(dout)으로 불량 데이타를 발생시키게 되며, 이로인해 소자내 에러가 발생될 수 있다.
결과적으로, 종래의 디램소자에서는 데이타 출력과 관계되어 원치않는 그리치(glitch)의 발생으로 인해 출력단에 불량 데이타가 발생되면서 메모리소자의 신뢰성에 악영향을 미치게 되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 소자 동작의 안정화에 지대한 영향을 미치는 그리치의 발생시 이를 효과적으로 제거하여 안정된 레벨의 데이타 출력을 가능하게 한 데이타 출력장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 출력장치는 데이타 버스라인 센스앰프로부터 전달받은 각각의 데이타를 컬럼 어드레스신호에 의해 선택하여 글로벌 데이타 버스라인으로 전달하는 데이타 선택수단과;
상기 글로벌 데이타 버스라인으로 통해 전달받은 데이타를 구동하여 출력단으로 전달하는 출력 구동수단과;
상기 데이타 선택수단과 상기 출력 구동수단 사이에 연결되며, 상기 글로벌 데이타 버스라인상의 그리치 발생시 딜레이에 의한 신호전달 시간차를 이용하여 상기 그리치가 제거된 데이타신호를 발생시켜 상기 출력 구동수단으로 전달하는 그리치 제거수단을 구비하는 것을 특징으로 한다.
도 1 은 종래에 사용된 데이타 출력장치를 나타낸 블럭 구성도
도 2 는 도 1 에 도시된 데이타 출력장치의 동작타이밍도
도 3 은 본 발명에 따른 데이타 출력장치를 나타낸 구성도
도 4 는 도 3 에 도시된 데이타 출력장치의 각부 신호 파형도
도 5 는 도 3 에 도시된 그리치 제거수단의 다른 실시예를 나타낸 회로 구성도
<도면의 주요부분에 대한 부호의 설명>
10, 12, 14: 딜레이부 20, 22, 24, 26: 논리부
100: 데이타 선택수단 200: 출력 구동수단
300: 그치치 제거수단
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 데이타 출력장치를 나타낸 구성도로, 데이타 버스라인 센스앰프로부터 전달받은 각각의 데이타를 컬럼 어드레스신호에 의해 선택하여 글로벌 데이타 버스라인(G_DB, /G_DB)으로 전달하는 데이타 선택수단(100)과; 상기 글로벌 데이타 버스라인(G_DB, /G_DB)을 통해 전달받은 데이타를 구동하여 출력단(dout)으로 전달하는 출력 구동수단(200)과; 상기 데이타 선택수단(100)과 상기 출력 구동수단(200) 사이에 연결되며, 상기 글로벌 데이타 버스라인상의 그리치 발생시 딜레이에 의한 신호전달 시간차를 이용하여 상기 그리치가 제거된 데이타신호(out)를 발생시켜 상기 출력 구동수단(200)으로 전달하는 그리치 제거수단(300)을 구비한다.
동 도면의 경우, 상기 그리치 제거수단(300)의 구체적인 실시예로 상기 글로벌 데이타 버스라인(G_DB, /G_DB)을 통해 입력받은 데이타(in)를 소정의 시간 딜레이시켜 전달하는 딜레이부(10)와; 상기 글로벌 데이타 버스라인(G_DB)을 통해 직접 전달받은 데이타(in)와, 상기 딜레이부(10)를 거쳐 소정의 시간을 딜레이를 이룬 후 전달된 데이타(in_d)를 입력받아 각각의 논리조합에 의해 풀-업 및 풀-다운 제어신호(pu, pd)를 발생시키는 제1 및 제2 논리부(20, 22)와; 상기 풀-업 및 풀-다운 제어신호(pu, pd)를 각각 입력받아 이들 신호의 상태에 따라 선택적으로 스위칭되어 출력단(out) 전위를 각각 풀-업 및 풀-다운시키는 풀-업 및 풀-다운부 (MP1, MN1)를 구비하여 구성된다.
또한, 동 도면의 경우 회로 안정화를 위해 상기 그리치 제거수단(300)의 최종 출력단(out)과 접지단 사이에 캐패시터(C1)를 추가로 연결하여 구성하고 있다.
그리고, 동 도면의 경우 상기 딜레이부(10)를 2개의 직렬연결된 인버터(I1, I2)로 도시하고 있지만, 이는 상기 글로벌 데이타 버스라인(G_DB, G_DB)상에서 발생되는 그리치(glitch)의 펄스폭보다 긴 시간만큼 딜레이를 이루는 짝수개의 직렬연결된 인버터구조로 일반화할 수 있다.
그리고, 상기 제1 및 제2 논리부(20, 22)는 각각 낸드게이트(NAND1)와 노아게이트(NOR1)로 이루어지며, 상기 풀-업 및 풀-다운부는 각각 PMOS, NMOS트랜지스터(MP1, MN1)로 이루어진다.
도 4 는 도 3 에 도시된 데이타 출력장치의 각부 신호 파형도를 나타낸 것으로, 이하 동 도면을 참조하며 본 발명의 동작을 자세히 살펴보기로 한다.
우선, 데이타 선택수단(100)을 통해 선택된 데이타(in)가 글로벌 데이타 버스라인(G_DB, G_DB)을 거쳐 '로우레벨'로 인가되었을 때, 상기 그리치 제거수단(300)내 풀-업 및 풀-다운 제어신호(pu, pd)로 모두 '하이레벨' 신호가 출력되어, 후단의 풀-다운부를 이루는 NMOS 트랜지스터(MN1)만이 턴-온되게 된다. 이에따라, 그리치 제거수단(300)의 출력단(out)으로는 '로우레벨' 신호가 출력된다.
한편, 데이타 선택수단(100)을 통해 선택된 데이타(in)가 글로벌 데이타 버스라인(G_DB, G_DB)을 거쳐 '하이레벨'로 인가되었을 경우에는 상기 그리치 제거수단(300)내 풀-업 및 풀-다운 제어신호(pu, pd)가 모두 '로우레벨' 신호로 출력되기 때문에 후단의 풀-업부를 이루는 PMOS 트랜지스터(MP1)만이 턴-온되어진다. 그래서, 상기 그리치 제거수단(300)의 출력단(out)으로는 '하이레벨' 신호가 출력되게 된다.
그런데, 상기 글로벌 데이타 버스라인(G_DB)을 통해 인가되는 데이타(in)가 '로우레벨' 신호로 인가되던 중 갑자기 하이펄스의 그리치(glitch)가 발생할 경우, 상기 제1 논리부(20)를 이루는 낸드게이트(NAND1)의 일 입력신호(in)가 '하이'상태로 천이되더라도 딜레이부(10)에서 이룩되는 딜레이시간(이 시간은 상기 발생된 그리치의 펄스폭보다 긴 시간이 됨)동안은 타 입력단(in_d)이 '로우'상태를 유지하게 되기 때문에 낸드게이트(NAND1)의 출력은 하이레벨을 그대로 유지하게 되며, 또한 상기 딜레이시간 이후 하이레벨로 천이된 신호가 상기 낸드게이트(NAND1)의 일 입력단(in_d)으로 전달될지라도, 그 시간이면 이미 상기 데이타 입력단(in)에서 발생된 하이펄스의 그리치(glitch)가 상쇄되어 다시 '로우레벨'로 충분히 안정화되어 있는 시간이 되므로 결과적으로, 상기 낸드게이트(NAND1) 두 입력단신호가 동시에 '하이레벨'로 될 수 없게 되어 풀-업 제어신호(pu)는 계속해서 '하이레벨'을 유지할 수 있게 된다.
이에따라, 그리치 제거수단(300)의 출력단(out)은 안정된 '로우레벨'신호를 계속해서 유지할 수 있게 되는 것이다.
반대로, 상기 글로벌 데이타 버스라인(G_DB, G_DB)을 통해 인가되는 데이타(in)가 '하이레벨' 신호로 인가되던 중 갑자기 '로우'펄스의 그리치(glitch)가 발생할 경우, 상기 제2 논리부(22)를 이루는 노아게이트(NOR1)의 일 입력신호(in)가 '로우'레벨로 천이되더라도 딜레이부(10)에서 이룩되는 딜레이시간(이 시간은 상기 발생된 그리치의 펄스폭보다 긴 시간이 됨)동안은 타 입력단(in_d)이 '하이'상태를 유지하게 되기 때문에 상기 노아게이트(NOR1)의 출력은 '로우레벨'을 그대로 유지하게 되며, 또한 상기 딜레이시간 이후 로우레벨로 천이된 신호가 상기 노아게이트(NOR1)의 일 입력단(in_d)으로 전달될지라도, 그 시간이면 이미 상기 데이타 입력단(in)에서 발생된 로우펄스의 그리치(glitch)가 상쇄되어 다시 '하이레벨'로 충분히 안정화되어 있는 시간이 되므로 결과적으로, 상기 노아게이트(NOR1) 두 입력단신호가 동시에 '로우레벨'로 될 수 없게 되어 풀-다운 제어신호(pd)는 계속해서 '로우레벨'을 유지할 수 있게 된다.
이에따라, 그리치 제거수단(300)의 출력단(out)은 안정된 '하이레벨'신호를 계속해서 유지할 수 있게 되는 것이다.
상기 동작에 의해, 본 발명에 따른 데이타 출력장치는 글로벌 데이타 버스라인(G_DB, /G_DB)상에 발생된 그리치(glitch)를 제거할 수 있게 되어, 출력단 신호(dout)를 안정된 레벨로 유지할 수 있게 되는 것이다.
도 5 는 도 3 에 도시된 그리치 제거수단(300)의 다른 실시예를 나타낸 회로 구성도로, 상기 글로벌 데이타 버스라인을 통해 입력받은 데이타신호(in)를 소정의 시간 딜레이시켜 전달하는 제1 딜레이부(12)와; 상기 글로벌 데이타 버스라인을 통해 직접 전달받은 데이타신호(in)와 상기 딜레이부(12)를 거쳐 소정의 시간 딜레이를 이룬 후 전달된 데이타신호(in_d)를 입력받아 논리조합하는 제1 논리부(24)와; 상기 제1 논리부(24)의 출력신호(a)를 상기 제1 딜레이부(12)에서 형성되는 딜레이시간과 동일한 시간만큼 딜레이시켜 전달하는 제2 딜레이부(14)와; 상기 제1 논리부(24)의 출력신호(a)와 상기 제2 딜레이부(14)의 출력신호(a_d)를 입력받아 이들 신호를 조합하는 제2 논리부(26)를 구비한다.
동 도면의 경우, 상기 제1 및 제2 딜레이부(12, 14)를 간단히 2개의 직렬연결된 인버터(각각 I3, I4 와 I5, I6)로 도시하고 있지만, 이는 상기 글로벌 데이타 버스라인(G_DB)상에서 발생되는 그리치(glitch)의 펄스폭보다 긴 시간만큼 딜레이를 이루는 짝수개의 직렬연결된 인버터구조로 일반화할 수 있다.
또한, 상기 제1 및 제2 논리부(24, 26)는 모두 낸드게이트(NAND2, NAND3)로 구성된다.
그리고, 상기 제2 논리부(26)의 출력단(out)과 접지단 사이에 회로 안정화를 위해 캐패시터(C1)를 연결하여 구성할 수 도 있다.
상기 구성을 갖는 그리치 제거수단의 동작에 대해 자세히 살펴보면 다음과 같다.
우선 입력신호(in)가 '하이레벨' 전위를 갖고 지속적으로 입력될 경우, 상기 제1 논리부(12)를 이루는 낸드게이트(NAND2) 출력신호(a)가 '로우레벨'신호가 되기 때문에 후단의 제2 딜레이부(14) 출력신호(a_d)를 '로우레벨'로 유지하게 되어, 결과적으로 제2 논리부(26)를 이루는 낸드게이트(NAND3)의 출력단에 '하이레벨'신호를 출력하게 된다.
그런데, 상기한 바와 같이 '하이레벨'을 갖는 입력신호(in)가 인가되던 중 '로우'펄스의 그리치(glitch)가 발생될 경우, 상기 제1 딜레이부(12)가 자체적으로 형성하는 딜레이시간 동안 '하이레벨'전위을 유지하게 되면서 제1 논리부(24)를 이루는 낸드게이트(NAND2)의 두 입력신호가 동시에 로우레벨신호가 되지 않도록 하기 때문에, 그 출력신호(a)는 '로우레벨'신호가 출력된다.
상기 로우레벨의 신호는 상기 제2 딜레이부(14)의 출력단에 유지되고 있던 '로우레벨'신호(a_d)와 함께 제2 논리부(26)를 이루는 낸드 게이트(NAND3)로 입력되면서, 신호 변화없이 그대로 '하이레벨'신호를 출력단(out)으로 출력하게 된다.
한편, 입력신호(in)가 '로우레벨'전위를 갖고 지속적으로 입력될 경우, 상기 제1 논리부(24)를 이루는 낸드게이트(NAND2) 출력신호(a)가 '하이레벨'신호가 되며, 이는 제2 딜레이부(14)의 출력신호(a_d)를 '하이레벨'로 유지하게 되어 결과적으로 제2 논리부(26)를 이루는 낸드게이트(NAND3)의 출력단에 '로우레벨'신호를 출력하게 된다.
그런데, 상기한 바와 같이 '로우레벨'의 입력신호(in)가 인가되던 중 '하이'펄스의 그리치(glitch)가 발생될 경우, 상기 제1 딜레이부(12)가 자체적으로 형성하는 딜레이시간 동안 이전의 '로우레벨'전위를 그대로 유지하게 되면서 제1 논리부(24)를 이루는 낸드게이트(NAND2)의 두 입력신호가 동시에 '하이레벨'신호로 인가되지 않도록 제어하게 된다.
그결과, 상기 낸드게이트(NAND2)의 출력신호(a)는 '하이레벨'신호가 되며, 상기 '하이레벨'의 신호는 상기 제2 딜레이부(14)의 출력단에 유지되고 있던 '하이레벨'신호(a_d)와 함께 제2 논리부(26)를 이루는 낸드 게이트(NAND3)로 입력되면서, 신호 변화없이 그대로 '로우레벨'신호를 출력단(out)으로 출력하게 되는 것이다.
상기 동작에 의해, 도 5 에 도시된 그리치 제거수단을 구비하는 데이타 출력장치 역시 글로벌 데이타 버스라인상에 발생된 그리치를 제거하여, 출력단 신호를 안정된 레벨로 유지할 수 있게 한다.
이상에서 설명한 바와같이 본 발명에 따른 데이타 출력장치에 의하면, 소자 동작의 안정화에 지대한 영향을 미치는 그리치의 발생시 이를 효과적으로 제거하여 안정된 레벨의 데이타 출력을 가능케 할 뿐만 아니라, 이로 인해 소자의 신뢰성을 향상시킬 수 있게되는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 데이타 버스라인 센스앰프로부터 전달받은 각각의 데이타를 컬럼 어드레스신호에 의해 선택하여 글로벌 데이타 버스라인으로 전달하는 데이타 선택수단과;
    상기 글로벌 데이타 버스라인을 통해 전달받은 데이타를 구동하여 출력단으로 전달하는 출력 구동수단과;
    상기 데이타 선택수단과 상기 출력 구동수단 사이에 연결되며, 상기 글로벌 데이타 버스라인상의 그리치 발생시 딜레이에 의한 신호전달 시간차를 이용하여 상기 그리치가 제거된 데이타신호를 발생시켜 상기 출력 구동수단으로 전달하는 그리치 제거수단을 구비하는 것을 특징으로 하는 데이타 출력장치.
  2. 제 1 항에 있어서,
    상기 그리치 제거수단은 상기 글로벌 데이타 버스라인을 통해 입력받은 데이타를 소정의 시간 딜레이시켜 전달하는 딜레이부와;
    상기 글로벌 데이타 버스라인을 통해 직접 전달받은 데이타와 상기 딜레이부를 거쳐 전달받은 데이타를 입력받아 각각의 논리조합에 의해 풀-업 및 풀-다운 제어신호를 발생시키는 제1 및 제2 논리부와;
    상기 풀-업 및 풀-다운 제어신호를 각각 입력받아 이들 신호의 상태에 따라 선택적으로 스위칭되어 출력단 전위를 각각 풀-업 및 풀-다운시키는 풀-업 및 풀-다운부를 구비하는 것을 특징으로 하는 데이타 출력장치.
  3. 제 2 항에 있어서,
    상기 딜레이부는 직렬연결된 짝수개의 인버터로 이루어지되;
    상기 다수개의 인버터에 의해 형성되는 딜레이양이 상기 글로벌 데이타 버스라인상에서 발생되는 그리치의 펄스폭보다 큰 것을 특징으로 하는 데이타 출력장치.
  4. 제 2 항에 있어서,
    상기 제1 논리부 및 제2 논리부는 각각 낸드게이트와 노아게이트로 구성하는 것을 특징으로 하는 데이타 출력장치.
  5. 제 2 항에 있어서,
    상기 풀-업 및 풀-다운부는 각각 PMOS 트랜지스터와 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 데이타 출력장치.
  6. 제 1 항에 있어서,
    상기 그리치 제거수단은 상기 글로벌 데이타 버스라인을 통해 입력받은 데이타신호를 소정의 시간 딜레이시켜 전달하는 제1 딜레이부와;
    상기 글로벌 데이타 버스라인을 통해 직접 전달받은 데이타신호와 상기 제1 딜레이부를 거쳐 전달받은 데이타신호를 입력받아 조합하는 제1 논리부와;
    상기 제1 논리부의 출력신호를 상기 제1 딜레이부에서 형성되는 딜레이시간과 동일한 시간만큼 딜레이시켜 전달하는 제2 딜레이부와;
    상기 제1 논리부의 출력신호와 상기 제2 딜레이부를 거쳐 전달된 신호를 조합하는 제2 논리부를 구비하는 것을 특징으로 하는 데이타 출력장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 딜레이부는 모두 직렬연결된 다수개의 인버터로 이루어지되;
    상기 다수개의 인버터에 의해 형성되는 딜레이양이 상기 글로벌 데이타 버스라인상에서 발생되는 그리치의 펄스폭보다 큰 것을 특징으로 하는 데이타 출력장치.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 논리부는 모두 낸드게이트로 구성되는 것을 특징으로 하는 데이타 출력장치.
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* Cited by examiner, † Cited by third party
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CN108494394A (zh) * 2018-06-25 2018-09-04 珠海市微半导体有限公司 一种低噪声且抗高地弹噪声的输出驱动电路及方法

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