KR100448033B1 - 캘리브레이션 방법 및 메모리 시스템 - Google Patents

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KR100448033B1
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엘피다 메모리 가부시키가이샤
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Abstract

메모리 제어기 (20) 및 하나 이상의 DRAM (30) 을 갖는 메모리 시스템에서, 메모리 제어기 (20) 는 DRAM (30) 으로부터 의사 클록 신호로서 연속 교번 반전 신호를 수신하여, 이 연속 교번 반전 신호 및 베이스 클록 신호에 기초하여 DQ 신호용 내부 수신 클록 신호를 생성한다. 그 후, 메모리 제어기 (20) 는, DRAM (30) 에 OUT1 명령이 내려진 순간부터 DRAM (30) 으로부터 DQ 데이터 신호로서 하이-레벨 데이터 신호가 수신되기까지의 내부 수신 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지한다. 이렇게 해서, 독출 명령이 내려진 후부터 지연 클록수와 동일한 시간이 경과하면, 메모리 제어기 (20) 는, 내부 수신 클록 신호에 기초하여 독출 데이터 (DQ 신호) 수신할 수 있다.

Description

캘리브레이션 방법 및 메모리 시스템 {CALIBRATION METHOD AND MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 좀더 구체적으로는, 고주파수에서도 신호 수신측에서의 수신 마진 (margin) 이 감소하는 것을 억제할 수 있는 메모리 시스템에 관한 것이다.
잘 알려진 바와 같이, DRAM 시스템에서는, 배선 커패시터, 기생 커패시터와 같이 버스, 기판 등의 영향으로 인해 메모리 제어기와 각각의 DRAM 간의 버스 (bus) 상에서 송신되는 신호가 필연적으로 지연된다.
최근, DRAM 의 데이터 레이트 (rate) 가 점점 높아짐에 따라, 동작 사이클 내에서의 신호 전파 (propagation) 지연 비율이 상승하고 있다. 이런 추세에 대응하여, 전파 지연에 의해 발생되는 신호 수신 마진의 감소를 억제하는 것에 대한 제안이 이루어졌다. 예를 들면, 400 MHz 의 클록에서 동작하는 시스템의 사이클 타임은 2.5 ns 이나, 메모리 제어기와 DRAM 들 간의 DQ 신호의 전파 지연은 1.6 ns 에 이른다.
실제로, 클록 신호의 선두 에지 (leading edge) 나 후미 에지 (trailing edge) 모두에서 데이터를 송수신하는 DRAM 시스템들이 공지되어 있다. 이런 경우, 결과적으로, 1 비트의 사이클 시간이 1.25 ns 로 짧아짐으로 인해, DRAM 과 메모리 제어기 간에 양방향 데이터를 단방향 클록 신호만을 사용하여 매치 (match) 시키거나 조정하는 것이 불가능해진다.
따라서, 기록 클록 (write clock) 과 독출 클록 (read clock) 을 따로 갖는 메모리 시스템이 제안되었다. 이런 메모리 시스템에서는, 메모리 제어기로부터 DRAM 으로 데이터를 기록할 때, 기록 클록에 맞게 데이터 타이밍을 조정하거나 매치시킨다. 다른 한편, 도 22 에 나타낸 바와 같이, DRAM 으로부터 메모리 제어기로 데이터를 독출할 때에는, 독출 클록에 맞게 데이터 타이밍을 매치시킨다 (이하에서는 "관련 기술 1" 로 칭함).
상술한 바와 같이, 관련 기술 1 에 따른 메모리 시스템은, 독출 동작 및 기록 동작을 위해 2 가지 상태 (phase) 의 클록 신호를 필요로 한다.
관련 기술 1 에서 DQ 의 구성은, 개별 DRAM 의 비트 구성과 등가이며, 4/8/16 의 비트폭을 갖는다. 향후에는, 더 높은 데이터 전송 속도가 요구될 것으로 예상된다. 그런 요구를 충족시키기 위해선, 더욱 확장된 비트폭이 필요하다.
도 23 은, 관련 기술 1 에서 DQ 비트폭이 확장된 메모리 시스템을 나타낸다 (이하에서는, 관련 기술 2 로 칭함). 관련 기술 2 는 복수의 메모리 소자들이 탑재된 복수의 메모리 모듈이 장착된 메모리 시스템에 관한 것이다. 그러나, 이 관련 기술 2 에서는, 기록 클록의 개수 및 독출 클록의 개수가 병렬 DRAM 들의 개수 만큼 증가되어야 한다. 이 메모리 시스템은, 전체 시스템의 클록 라인의 개수가 증가하면, 이 시스템의 비용도 증가한다는 단점을 가지고 있다.
또한, 시스템에서 배선의 레이아웃, 신호 구동 능력, 전기적 종료 방법의 차이 등으로 인한 DQ 신호와 클록 신호 간의 신호 전파 시간 차이로 인해 수신측의 타이밍 마진이 감소한다는 문제도 가지고 있다.
본 발명의 목적은, 상술한 문제들을 해결하도록 개선된 메모리 시스템을 제안하는 것이다.
본 발명에 따르면, 상술한 문제들을 해결하기 위해, 단일 기준 또는 베이스 클록 신호에 기초하여 송신 장치 및 수신 장치가 동작하는 시스템에서 소정의 신호 경로 상으로 신호를 송신하거나 수신할 때, 그 수신 장치 내의 그 소정의 신호 경로 상의 신호 전파 지연을 고려하는 수신 신호용 내부 클록 신호를 생성하고, 이 내부 수신 클록 신호에 기초하여 그 소정의 신호 경로를 통해 신호를 수신한다. 구체적으로 말하면, 먼저, 그 기준 또는 베이스 클록 신호와 동일한 사이클을 갖는 연속 교번 반전 신호 (의사 클록 신호) 를 송신 장치로부터 소정의 신호 송신 경로를 통해 수신 장치 쪽으로 송신한다. 수신 장치는, 그 연속 교번 반전 신호에 응답하여 내부 클록 신호를 생성한다. 연속 교번 반전 신호가 전파되는 과정에서, 신호 송신 경로 상의 전파 지연이 수신 장치에 암암리에 전달되므로, 이에 기초하여 생성되는 내부 클록 신호는 그 신호 송신 경로 상의 전파 지연을 고려하게 된다. 이로 인해, 수신 장치 내에서 신호를 수신하기 위한 타이밍 마진이 감소되는 문제가 해결된다. 메모리 시스템에 있어서, 송신 장치는 메모리 제어기이고 수신 장치는 메모리 소자인 경우에 그런 개념이 적용될 수 있으며, 송신 장치가 메모리 소자이고 수신 장치는 메모리 제어기인 경우에도 적용될 수 있다.
좀더 구체적으로 말하면, 상술한 문제들을 해결하기 위한 수단으로서, 본 발명은, 이하에서 열거된 캘리브레이션 (calibration) 방법들 및 메모리 시스템들을 제공한다.
본 발명에 따르면, 베이스 클록 신호에 따라 반도체 메모리 소자와 메모리 제어기 간에 신호를 송신하기에 적합한 메모리 시스템에서, 메모리 제어기가 반도체 메모리 소자로부터 DQ 신호를 적절히 수신하도록 하는 제 1 캘리브레이션 방법으로서,
반도체 메모리 소자가, 베이스 클록 신호에 따라, 소정의 베이스 클록 신호 위상에 맞게 조정하여, 연속 교번 반전 신호 (간단히, 연속 반전 신호로 칭함) 를 초기화 DQ 신호로서 DQ 버스에 송신하는 제 1 단계; 및
메모리 제어기가, 수신한 초기화 DQ 신호에 대하여 소정의 위상차를 갖도록 수신용 내부 클록 신호를 생성하는 제 2 단계를 포함하며,
그 수신용 내부 클록 신호에 기초하여, 메모리 제어기가 반도체 메모리 소자로부터 DQ 신호를 수신하는 제 1 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 1 캘리브레이션 방법에서,
제 2 단계를 DLL 회로를 사용하여 구현하고 이 DLL 회로 내에, 수신용 내부 클록 신호와 메모리 제어기 내에서의 베이스 클록 신호 간의 위상차를 유지시켜, 그 DLL 회로에 의해 수신용 내부 클록 신호를 지속적으로 생성하는 제 2 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 1 캘리브레이션 방법이나 제 2 캘리브레이션 방법에서,
제 1 단계에서는, DQ 버스를 구성하는 DQ 선들 중 특정 단일 DQ 선을 사용하여 이 특정 단일 DQ 선에 연속 반전 신호를 상호 송신하고,
제 2 단계에서는, 그 연속 반전 신호에 기초하여 수신용 내부 클록 신호를 생성하는 제 3 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 3 캘리브레이션 방법에서,
제 1 단계에서, 연속 반전 신호를 특정 단일 DQ 선에 송신하고, 이 특정 단일 DQ 선 이외에 DQ 버스를 구성하는 DQ 선들을 구동하되 인접하는 DQ 선들에 송시되는 신호들이 서로에 대해 반전되도록 구동하는 제 4 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 1 캘리브레이션 방법이나 제 2 캘리브레이션 방법에서,
제 1 단계에서는, DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여, 이 2 개의 특정 DQ 선에 상보적인 연속 반전 신호들을 상호 송신하고,
제 2 단계에서는, 이 상보적인 연속 반전 신호에 기초하여 수신용 내부 클록 신호를 생성하는 제 5 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 5 캘리브레이션 방법에서,
제 2 단계에서, DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선에 상보적인 연속 반전 신호들 송신하고 이 2 개의 특정 DQ 선들 이외의 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 제 6 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 1 캘리브레이션 방법에,
메모리 제어기가 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 제 3 단계;
반도체 메모리 소자가 그 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터를 DQ 버스에 송신하는 제 4 단계; 및
메모리 제어기가, 그 수신용 내부 클록 신호에 의해 기준 DQ 데이터 신호를 수신하기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지하는 제 5 단계를 더 포함하는 제 7 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 7 캘리브레이션 방법에서,
메모리 제어기가, 지연 클록수를 고려하면서 수신용 내부 클록 신호에 의해 반도체 메모리 소자로부터 DQ 버스에 송신되는 DQ 신호를 수신하는 제 8 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 베이스 클록 신호에 기초하여 반도체 메모리 소자와 메모리 제어기 간에 신호를 송신하기에 적합한 메모리 시스템에서, 반도체 메모리 소자가 메모리 제어기로부터 DQ 신호를 적절히 수신하도록 하는 제 9 캘리브레이션 방법으로서,
메모리 제어기가, 소정의 베이스 클록 신호 위상에 맞게 조정하여, 연속 반전 신호를 초기화 DQ 신호로서 DQ 버스에 송신하는 제 1 단계; 및
반도체 메모리 소자가, 수신한 그 초기화 DQ 신호에 대하여 소정의 위상차를 갖도록 수신용 내부 클록 신호를 생성하는 제 2 단계를 포함하며,
반도체 메모리 소자는, 그 수신용 내부 클록 신호에 기초하여 메모리 제어기로부터 DQ 신호를 수신하는 제 9 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 9 캘리브레이션 방법에서,
제 2 단계를 DLL 회로를 사용하여 구현하고, 이 DLL 회로 내에, 수신용 내부클록 신호와 반도체 메모리 소자 내에서의 베이스 클록 신호 간의 위상차를 유지시켜, 그 DLL 회로에 의해 수신용 내부 클록 신호를 지속적으로 생성하는 제 10 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 9 캘리브레이션 방법이나 제 10 캘리브레이션 방법에서,
제 1 단계에서는, DQ 버스를 구성하는 DQ 선들 중 특정 단일 DQ 선을 사용하여 이 특정 단일 DQ 선에 연속 반전 신호를 상호 송신하고,
제 2 단계에서는, 그 연속 반전 신호에 기초하여 수신용 내부 클록 신호를 생성하는 제 11 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 11 캘리브레이션 방법에서,
제 1 단계에서, 연속 반전 신호를 특정 단일 DQ 선에 송신하고, 이 특정 단일 DQ 선 이외에 DQ 버스를 구성하는 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 제 12 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 9 캘리브레이션 방법이나 제 10 캘리브레이션 방법에서,
제 1 단계에서는, DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여 이 2 개의 특정 DQ 선에 상보적인 연속 반전 신호들을 상호 송신하고,
제 2 단계에서는, 그 상보적인 연속 반전 신호에 기초하여 내부 수신 클록 신호를 생성하는 제 13 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 9 캘리브레이션 방법이나 제 10 캘리브레이션 방법에서,
제 1 단계에서는, DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여 이 2 개의 특정 DQ 선에 상보적 연속 반전 신호들을 상호 송신하고,
제 2 단계에서는, 그 상보적 연속 반전 신호에 기초하여 내부 수신 클록 신호를 생성하는 제 13 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 13 캘리브레이션 방법에서,
제 2 단계에서, 상보적 연속 반전 신호들을 DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선에 송신하고, 이 2 개의 특정 DQ 선 이외의 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 제 14 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 9 캘리브레이션 방법에,
메모리 제어기가 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 제 3 단계;
반도체 메모리 소자가 그 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터를 DQ 버스에 송신하는 제 4 단계; 및
메모리 제어기가, 베이스 클록 신호에 기초하여 그 기준 DQ 데이터 신호를 수신하기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지하는 제 5 단계를 포함하고,
메모리 제어기가, 독출 명령을 내린 후, 그 지연 클록수를 고려하면서, 베이스 클록 신호에 기초하여, 그 독출 명령에 관련된 독출 데이터를 DQ 신호로서 반도체 메모리 소자로부터 수신하는 제 15 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 9 캘리브레이션 방법에,
메모리 제어기가, 소정의 베이스 클록 신호 위상에 맞게 조정하여, 연속 반전 신호를 초기화 명령/주소 신호로서 명령/주소 버스에 송신하는 제 3 단계; 및
반도체 메모리 소자가, 수신한 그 초기화 명령 신호나 그 초기화 주소 신호에 대해 소정의 위상차를 가지도록 명령/주소 신호의 내부 수신 클록 신호를 생성하는 제 4 단계를 포함하고,
반도체 메모리 소자는, 그 명령/주소 신호의 내부 수신 클록 신호에 기초하여 메모리 제어기로부터 명령/주소 신호를 수신하는 제 16 캘리브레이션 방법이 제공된다.
본 발명에 따르면,
제 4 단계를 DLL 회로를 사용하여 구현하고, 이 DLL 회로 내에, 그 명령/주소 신호의 내부 수신 클록 신호와 반도체 메모리 소자 내의 베이스 클록 신호와의 위상차를 유지시켜 명령/주소 신호용 내부 수신 클록 신호를 지속적으로 생성하는 제 17 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 16 캘리브레이션 방법에서,
제 3 단계에서는, 명령/주소 버스를 구성하는 명령/주소 신호선들 중 2 개의 특정 명령/주소 신호선을 사용하여, 이 2 개의 명령/주소 신호선에 상보적인 연속 반전 신호들을 상호 송신하고,
제 4 단계에서는, 그 상보적 연속 반전 신호들에 기초하여 그 명령/주소 신호선들에 대한 수신용 내부 클록 신호들을 생성하는 제 18 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 제 16 캘리브레이션 방법에,
메모리 제어기가 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 제 5 단계;
반도체 메모리 소자가, 그 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터 신호를 DQ 버스에 송신하는 제 6 단계; 및
메모리 제어기가, 베이스 클록 신호에 따라, 그 기준 DQ 데이터가 수신되기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지하는 제 7 단계를 포함하고,
메모리 제어기가, 독출 명령을 내린 후, 그 지연 클록수를 고려하면서, 베이스 클록 신호에 따라 그 독출 명령에 관련된 독출 데이터를 DQ 신호로서 반도체 메모리 소자로부터 수신하는 제 19 캘리브레이션 방법이 제공된다.
본 발명에 따르면, 전술한 캘리브레이션 방법들을 구현할 수 있는 메모리 시스템으로서, 이하에서 나타내는 메모리 시스템들이 제공된다.
본 발명에 따르면, 베이스 클록 신호에 기초하여, 반도체 메모리 소자와 메모리 제어기 간에 신호를 송신하기에 적합한 제 1 메모리 시스템으로서,
반도체 메모리 소자는, 베이스 클록 신호에 기초하여 소정의 베이스 클록 신호 위상에 맞게 조정함으로써 연속 반전 신호를 초기화 DQ 신호로서 송신하는 초기화 DQ 신호 송신 수단을 구비하고,
메모리 제어기는, 수신한 그 초기화 DQ 신호에 대해 소정의 위상차를 갖도록 내부 수신 클록 신호를 생성하는 내부 수신 클록 신호 생성 수단을 구비하고, 그 내부 수신 클록 신호에 기초하여 반도체 메모리 소자로부터 DQ 신호를 수신하는 제 1 메모리 시스템이 제공된다.
본 발명에 따르면, 제 1 메모리 시스템에서,
내부 수신 클록 신호 생성 수단이, 그 내부 수신 클록 신호와 메모리 제어기 내의 베이스 클록 신호 간의 위상차를 유지하는 위상차 유지 수단을 구비하고, 그 위상차 유지 수단 내에 유지된 위상차에 기초하여, 베이스 클록 신호로부터 내부 수신 클록 신호를 지속적으로 생성할 수 있는 제 2 메모리 시스템이 제공된다.
본 발명에 따르면, 제 1 메모리 시스템이나 제 2 메모리 시스템에서,
초기화 DQ 신호 송신 수단이, DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여 상보적 연속 반전 신호들을 초기화 DQ 신호들로서 상호 송신하고,
내부 수신 클록 생성 수단은, 그 2 개의 특정 DQ 선들 통해 상보적 연속 반전 신호들인 초기화 DQ 신호들을 수신하고, 이 초기화 DQ 신호들에 기초하여, 내부 수신 클록 신호를 생성하는 제 3 메모리 시스템이 제공된다.
본 발명에 따르면, 제 1 메모리 시스템에서,
메모리 제어기가, 내부 수신 클록 신호를 생성한 후 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 DQ 데이터 출력 지시 수단, 및 그 내부 수신클록 신호에 따라 그 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터 신호가 반도체 메모리 소자로부터 수신되기까지의 클록수를 카운트하고 이 카운트 결과를 지연 클록 수로서 유지하는 지연 클록수 유지 수단을 더 구비하고,
반도체 메모리 소자는, 그 기준 DQ 데이터 출력 지시에 응답하여 기준 DQ 데이터 신호를 DQ 버스에 송신하는 데이터 출력 수단을 더 구비하는 제 4 메모리 시스템이 제공된다.
본 발명에 따르면, 제 4 메모리 시스템에서,
메모리 제어기가, 지연 클록수를 고려하면서, 내부 수신 클록 신호에 기초하여 반도체 메모리 소자로부터 DQ 버스에 송신되는 DQ 신호를 수신하는 제 5 메모리 시스템이 제공된다.
본 발명에 따르면, 제 1 메모리 시스템 내지 제 5 메모리 시스템 중 어느 하나의 메모리 시스템에서,
각각의 바이트나 워드에 대한 각각의 DQ 선에 대해, 베이스 클록 신호를 송신하는 클록 신호선이 제공되는 제 6 메모리 시스템이 제공된다.
본 발명에 따르면, 제 6 메모리 시스템에서,
각각의 바이트에 대해 패리티 (parity) DQ 비트선을 구비하는 제 7 메모리 시스템이 제공된다.
본 발명에 따르면,
베이스 클록 신호에 기초하여 반도체 메모리 소자와 메모리 제어기 간에 신호를 송신하기에 적합한 제 8 메모리 시스템으로서,
메모리 제어기는, 베이스 클록 신호 위상에 맞게 조정하여 연속 반전 신호를 초기화 DQ 신호로서 DQ 버스에 송신하는 초기화 DQ 신호 송신 수단을 구비하고,
반도체 메모리 소자는, 수신한 초기화 DQ 신호에 대해 소정의 위상차를 갖도록 내부 수신 클록 신호를 생성하는 내부 수신 클록 신호 생성 수단을 구비하고,
그 내부 수신 클록 신호에 기초하여 반도체 메모리 소자로부터 DQ 신호를 수신하는 제 8 메모리 시스템이 제공된다.
본 발명에 따르면, 제 8 메모리 시스템에서,
내부 수신 클록 신호 생성 수단이, 내부 수신 클록 신호와 반도체 메모리 소자 내의 베이스 클록 간의 위상차를 유지하는 위상차 유지 수단을 구비하여
이 위상차 유지 수단 내에 유지된 위상차에 기초하여 베이스 클록 신호로부터 내부 수신 클록 신호를 지소적으로 생성할 수 있는 제 9 메모리 시스템이 제공된다.
본 발명에 따르면, 제 8 메모리 시스템이나 제 9 메모리 시스템에서,
초기화 DQ 신호 송신 수단이, DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여, 상보적인 연속 반전 신호들을 초기화 DQ 신호들로서 상호 송신하며,
내부 수신 클록 생성 수단은, 그 2 개의 특정 DQ 선을 통해 상보적 연속 반전 신호들인 그 초기화 DQ 신호들을 수신하고, 이 초기화 DQ 신호들에 기초하여 내부 수신 클록 신호를 생성하는 제 10 메모리 시스템이 제공된다.
본 발명에 따르면, 제 8 메모리 시스템에서,
메모리 제어기가, 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 DQ 데이터 출력 지시 수단, 및 그 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터 신호가 베이스 클록 신호에 의해 반도체 메모리 소자로부터 수신되기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지하는 지연 클록수 유지 수단을 더 구비하고,
반도체 메모리 소자는, 기준 DQ 데이터 출력 지시에 응답하여 기준 DQ 데이터 신호를 DQ 버스에 송신하는 데이터 출력 수단을 더 구비하는 제 11 메모리 시스템이 제공된다.
본 발명에 따르면, 제 8 메모리 시스템에서,
메모리 제어기가, 소정의 베이스 클록 신호 위상에 맞게 조정하여 연속 반전 신호를 초기화 명령/주소 신호로서 명령/주소 버스에 송신하는 초기화 CA 신호 송신 수단을 구비하고,
반도체 메모리 소자는, 수신한 초기화 명령 신호나 초기화 주소 신호에 대해 소정의 위상차를 갖도록 명령/주소 신호의 내부 수신 클록 신호를 생성하는 CA 내부 수신 클록 신호 생성 수단을 구비하여, 이 CA 내부 수신 클록 신호 생성 수단에 의해 생성되는 명령/주소 신호의 내부 수신 클록 신호에 기초하여 메모리 제어기로부터 명령/주소 신호를 수신하는 제 12 메모리 시스템이 제공된다.
본 발명에 따르면, 제 12 메모리 시스템에서,
CA 내부 수신 클록 신호 생성 수단이, 명령/주소 신호의 내부 수신 클록 신호와 반도체 메모리 소자 내의 베이스 클록 신호 간의 위상차를 유지하는 부가적인위상차 유지 수단을 구비하여,
이 부가적인 위상차 유지 수단 내에 유지된 위상차에 기초하여 베이스 클록 신호로부터 명령/주소 신호의 내부 수신 클록 신호를 지속적으로 생성할 수 있는 제 13 메모리 시스템이 제공된다.
본 발명에 따르면, 제 12 메모리 시스템이나 제 13 메모리 시스템에서,
초기화 CA 신호 송신 수단이, 명령/주소 버스를 구성하는 명령/주소 신호선들 중 2 개의 특정 명령/주소 신호선을 사용하여, 상보적인 연속 교번 반전 신호들을 초기화 명령/주소 신호들로서 상호 송신하고,
CA 내부 수신 클록 신호 생성 수단은, 그 2 개의 특정 명령/주소 신호선들을 통해 상보적 연속 교번 반전 신호들인 그 초기화 명령/주소 신호들을 수신하고, 이 초기화 명령/주소 신호들에 기초하여 명령/주소 신호선들의 내부 수신 클록 신호를 생성하는 제 14 메모리 시스템이 제공된다.
본 발명에 따르면, 제 12 메모리 시스템에서,
메모리 제어기가, 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 DQ 데이터 출력 지시 수단, 및 그 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터 신호가 베이스 클록 신호에 따라 반도체 메모리 소자로부터 수신되기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지하는 지연 클록수 유지 수단을 더 구비하고,
반도체 메모리 소자는, 기준 DQ 데이터 출력 지시에 응답하여 기준 DQ 데이터 신호를 DQ 버스에 송신하는 데이터 출력 수단을 더 구비하는 제 15 메모리 시스템이 제공된다.
본 발명에 따르면, 제 15 메모리 시스템에서,
메모리 제어기가, 그 지연 클록수를 고려하면서, 베이스 클록 신호에 따라 반도체 메모리 소자로부터 DQ 버스에 송신되는 DQ 신호를 수신하는 제 16 메모리 시스템이 제공된다.
본 발명에 따르면, 제 8 메모리 시스템 내지 제 16 메모리 시스템들 중 어느 하나의 메모리 시스템에서,
각각의 바이트나 워드에 대한 각각의 DQ 선에 대해, 베이스 클록 신호를 송신하는 클록 신호선이 제공되는 제 17 메모리 시스템이 제공된다.
본 발명에 따르면, 제 17 메모리 시스템에서,
각각의 바이트에 대해 패리티 DQ 비트선을 구비하는 제 18 메모리 시스템이 제공된다.
도 1 은 본 발명의 제 1 실시예에 따른 메모리 시스템의 개략적인 구성을 나타내는 도면.
도 2 는 본 발명의 제 1 실시예에 따른 캘리브레이션 방법에서의 제 1 초기화 절차를 나타내는 타이밍 차트.
도 3 은 본 발명의 제 1 실시예에 따른 연속 교번 반전 신호 (의사 클록 신호) 의 생성을 설명하는 도면.
도 4 는 본 발명의 제 1 실시예에 따른 캘리브레이션 방법에서의 제 2 초기화 절차를 나타내는 타이밍 차트.
도 5 는 본 발명의 제 1 실시예에 따른 캘리브레이션 방법을 구현할 수 있는 DRAM 의 구성을 나타내는 도면.
도 6 은 본 발명의 제 1 실시예에 따른 캘리브레이션 방법을 구현할 수 있는 메모리 제어기의 구성을 나타내는 도면.
도 7 은 본 발명의 제 2 실시예에 따른 메모리 시스템의 개략적인 구성을 나타내는 도면.
도 8 은 본 발명의 제 2 실시예에 따른 메모리 시스템의 변형예를 나타내는도면.
도 9 는 본 발명의 제 3 실시예에 따른 메모리 시스템의 개략적인 구성을 나타내는 도면.
도 10 은 본 발명의 제 3 실시예에 따른 캘리브레이션 방법에서의 제 1 초기화 절차를 나타내는 타이밍 차트.
도 11 은 본 발명의 제 3 실시예에 따른 캘리브레이션 방법에서 명령/주소 신호용 내부 수신 클록 신호를 생성하는 초기화 절차를 나타내는 타이밍 차트.
도 12 는 본 발명의 제 3 실시예에 따른 캘리브레이션 방법에서의 제 2 초기화 절차를 나타내는 타이밍 차트.
도 13 은 본 발명의 제 3 실시예에 따른 캘리브레이션 방법을 구현할 수 있는 DRAM 의 구성을 나타내는 도면.
도 14 는 본 발명의 제 3 실시예에 따른 캘리브레이션 방법을 구현할 수 있는 메모리 제어기의 구성을 나타내는 도면.
도 15 는 도 13 에 나타낸 DRAM 의 변형예를 나타내는 도면으로서 명령/주소 신호용 내부 수신 클록 신호를 생성할 수 있는 DRAM의 구성을 나타내는 블록도.
도 16 은 본 발명의 제 4 실시예에 따른 메모리 시스템의 개략적인 구성을 나타내는 도면.
도 17 은 본 발명의 제 4 실시예에 따른 메모리 시스템의 변형예를 나타내는 도면.
도 18 은 본 발명의 제 5 실시예에 따른 메모리 시스템의 개략적인 구성을나타내는 도면.
도 19 는 본 발명의 제 5 실시예에 따른 캘리브레이션 방법에서의 초기화 절차를 나타내는 타이밍 차트.
도 20 은 본 발명의 제 5 실시예에 따른 캘리브레이션 방법을 구현할 수 있는 DRAM 의 구성을 나타내는 도면.
도 21 은 본 발명의 제 5 실시예에 따른 캘리브레이션 방법을 구현할 수 있는 메모리 제어기의 구성을 나타내는 도면.
도 22 는 관련 기술 1 에 따른 메모리 시스템의 개략적인 구성을 나타내는 도면.
도 23 은 관련 기술 2 에 따른 메모리 시스템의 개략적인 구성을 나타내는 도면.
※도면의 주요부분에 대한 부호의 간단한 설명※
10 : 클록 생성기 20 : 메모리 제어기
301, 302: DRAM 101 : 명령/주소 버스
102 : DQ 버스 103 : 클록 신호선
이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 메모리 시스템을 상세히 설명한다. 다음 설명은, 반도체 메모리 소자들로서 DRAM 소자들이 장착된 메모리 시스템을 예로 든다.
(예 1)
본 발명의 제 1 실시예에 따른 메모리 시스템은, 상술한 관련 기술들과 비교하여 더 적은 독출 클록을 달성하고, 이를 실현하는 기술 (이하 설명함) 에 의해 독출에 대한 타이밍 마진을 향상시키기 위한 것이다.
도 1 에 나타낸 바와 같이, 이 실시예에 따른 메모리 시스템에는, 클록 생성기 (10), 메모리 제어기 (MC) (20), 및 DRAM (301및 302) 이 제공된다. 메모리 제어기 (20) 와 DRAM (301및 302) 사이에는, 메모리 제어기 (20) 로부터 DRAM (301및 302) 으로 명령/주소 신호를 송신하는 명령/주소 버스 (101), 메모리 제어기 (20) 와 DRAM (301및 302) 사이에 DQ 신호를 전달하는 DQ 버스 (102), 및 메모리 제어기 (20) 로부터 DRAM (301및 302) 으로 베이스 클록 신호를 송신하는 클록 신호선 (103) 이 제공된다.
도 1 에서 알 수 있는 바와 같이, 이 실시예에서는, 메모리 제어기 (20) 와 DRAM (301및 302) 은 단일 베이스 클록 신호에 기초하여 동작한다. 이 베이스 클록 신호는, 클록 생성기 (10) 로부터 제공되는 클록에 따라 메모리 제어기 (20) 에 의해 생성되어, 클록 신호선 (103) 을 통해 DRAM (301및 302) 으로 입력된다. 기록 데이터는 베이스 클록 신호와 동일한 방향으로 전파되므로, 베이스 클록 신호에 매치되어 메모리 제어기 (20) 로부터 DQ 버스 (102) 를 통해 DRAM (301및 302) 으로 송신된다. DRAM (301및 302) 은, 베이스 클록 신호를 사용하여 기록 데이터 (DQ 신호) 를 수신한다.
DRAM (301및 302) 으로부터 독출되는 독출 데이터는, 베이스 클록 신호에 타이밍을 맞추어, DRAM (301및 302) 으로부터 출력된다. 그러나, 베이스 클록 신호의 전파 방향은 DRAM (301및 302) 으로부터 독출되는 독출 데이터의 전파 방향과 반대이므로, DRAM (301및 302) 로부터 메모리 제어기 (20) 로의 DQ 버스 (102) 등에 전파 지연이 발생한다. 그러므로, 메모리 제어기 (20) 는 베이스 클록 신호 자체에 기초해서는 독출 데이터 (DQ 신호) 를 적절히 수신할 수 없다.
따라서, 이 실시예에서는, 이하 설명하는 제 1 초기화 절차에 따라 메모리 제어기 (20) 내에서 메모리 제어기 (20) 측 내부 수신 클록 신호가 생성되고, 이렇게 생성된 내부 수신 클록 신호를 사용하여 DRAM (301및 302) 으로부터 독출 데이터를 수신한다. 제 1 초기화 절차에서는, DQ 신호 자체에 기초하여 전파 지연 조정을 수행한다. 따라서, 이 실시예에서는, 이전에 설명한 관련 기술들의 문제점이었던 독출 클록과 DQ 신호 간의 전파 시간의 차이로 인한 수신 타이밍 마진의 감소가 발생하지 않는다.
이하, 도 2 를 참조하여, 메모리 제어기 (20) 측 내부 수신 클록 신호를 생성하는 절차에 대해 설명한다. 이 내부 수신 클록 신호는 DRAM (301및 302) 각각에 대해 생성된다. 이하에서는, DRAM (302) 의 경우에 대해 설명하지만, DRAM (301) 의 경우에도 동일하게 적용될 수 있다.
먼저, 메모리 제어기 (20) 가 DRAM (302) 에게 제 1 초기화 지시를 내린다. 메모리 제어기 (20) 로부터 명령/주소 버스를 통해 제 1 초기화 지시를 수신하면, DRAM (302) 는 제 1 초기화 동작을 개시한다. 제 1 초기화 동작에서 DRAM (302)은, 베이스 클록 신호의 에지에 매치되는 연속 교번 반전 신호 (종종 간단하게 연속 반전 신호로도 칭함) 를 특정 DQ 터미널 (terminal) 에 출력한다 (도 2 의 베이스 클록@DRAM 및 DQ_out@DRAM 를 지칭함). 도 2 로부터 알 수 있는 바와 같이, 이 실시예에서는, 연속 반전 신호의 출력 타이밍이, 노멀 (normal) 동작에서 DRAM (302,301) 이 DQ 신호를 출력하는 타이밍과 동일하다. 좀더 구체적으로 말하면, DRAM (302) 은 베이스 클록 신호의 상승시 및/또는 하강시 연속 반전 신호를 출력한다. 메모리 제어기 (20) 는 그 연속 반전 신호를 의사 클록 신호 (도 2 의 DQ_in@MC 를 말함) 로서 수신하고, 이렇게 수신된 의사 클록 신호 (연속 반전 신호) 의 위상을 90。 만큼 지연시켜 메모리 제어기 측 내부 수신 클록 신호 (도 2 의 내부 수신 클록@MC 를 지칭함) 를 생성한다. 이렇게 해서, 메모리 제어기 (20) 는, 노멀 동작 동안 독출 데이터 (DQ 신호) 를 수신하는데 최적의 위상을 갖는 내부 수신 클록 신호를 생성한다. 메모리 제어기 (20) 는, 내부 수신 클록 신호와 베이스 클록 신호 간의 위상차를 유지하므로, 제 1 초기화 절차가 종료된 후 (내부 수신 클록 신호가 생성된 후) 에도 내부 수신 클록 신호를 지속적으로 생성할 수 있다.
이 실시예에서, 의사 클록 신호로서의 연속 반전 신호는, DQ 버스 (102) 를 구성하는 복수의 DQ 선 중에서 2 개의 DQ 선을 사용하여, DRAM (302) 으로부터 메모리 제어기 (20) 로 송신된다. 2 개의 DQ 선을 통해 송신되는 연속 반전 신호는 서로 상보적이다. 이런 2 개의 연속 반전 신호를 의사 클록 신호로 사용함으로써, 이들의 교점을 기초로 하여 클록들이 검출될 수 있어, 내부 수신 클록 신호를 생성하는 타이밍 정확도를 향상시킬 수가 있다. 단일 DQ 선 및 단일 연속 반전 신호를 사용해도 내부 수신 클록 신호를 생성할 수 있다. 이런 경우에는, 의사 클록 신호로서 연속 반전 신호의 H/L 을 식별하기 위해 연속 반전 신호와 기준 전위 (VREF) 를 비교할 필요가 있다. 이 경우, 그 기준 전위 VREF에 노이즈 변동 (fluctuation) 등이 발생하면, 클록 검출에 변이 (shift) 가 발생하여, 상술한 바와 같이 2 개의 DQ 선을 사용하는 경우에 비해, 타이밍 정확도가 열화된다. 따라서, 연속 반전 신호의 전송을 위해서는, 2 개의 DQ 선을 사용해서 서로 상보적인 연속 반전 신호들을 송신하는 것이 바람직하다.
제 1 초기화 절차에서는, 연속 반전 신호가 DQ 버스 (102) 를 구성하는 DQ 선들 중에서 둘 또는 하나의 특정 DQ 선으로 송신되고, 이에 기초하여, 메모리 제어기 (20) 에서 DQ 신호를 수신하기 위한 내부 클록 신호가 생성된다. 그러나, 노멀 동작 동안에 DQ 신호들을 전파하면, 다른 DQ 선들로부터 크로스 토크 (cross talk) 를 받으므로, 크로스 토크도 고려하는 것이 바람직하다. 예를 들어, DRAM 이 8-비트로 설계되어 DQ 선들이 도 3 에 나타낸 바와 같이 배치되는 경우, DRAM 은 상보적 연속 반전 신호들을 2 개의 특정 DQ 선 (DQ3, DQ4) 에 출력하면서, 크로스 토크를 보상하는 신호를 나머지 DQ 선 (DQ0, DQ1, DQ2, DQ5, DQ6 및 DQ7) 에 출력하는 것이 바람직하다. 크로스 토크를 보상하는 신호들은, 노멀 동작에서, 연속 반전 신호들을 송신하는 DQ 선들 (DQ3 및 DQ4) 에 전파 지연을 야기하는데이터의 조합을 발견하고 평균값을 취하여 시뮬레이션 등에 의해 사전에 확인함으로써 구한다. 연속 반전 신호들을 출력하면서, 연속 반전 신호들을 송신하는 DQ 선들 외의 다른 DQ 선들에 크로스 토크를 보상하는 신호를 출력함으로써, 메모리 제어기 (20) 측에서 DQ 신호를 수신하는 타이밍 마진이 향상될 수 있다. 이 실시예에서는, 도 3 에 나타낸 바와 같이, 0 또는 1 을 교대로 조합하여 출력함으로써, 크로스 토크가 균일해지는 상태로 된다. 좀더 구체적으로 말하면, 이 실시예에서는, 인접하는 DQ 선들로 송신되는 신호들이 서로에 대해 반전되도록, 2 개의 특정 DQ 선 외의 다른 DQ 선들이 구동된다.
제 1 초기화 절차에서 DQ 신호들을 수신하기 위한 내부 수신 클록 신호가 상술한 바와 같이 생성되면, 메모리 제어기 (20) 는 도 4 에 나타낸 바와 같은 제 2 초기화 절차를 수행하여, 독출 명령이 내려진 시점으로부터 독출 데이터가 수신되기까지의 지연 시간을 획득한다.
제 2 초기화 절차에서, 메모리 제어기 (20) 는 기준 DQ 데이터 출력 지시 (OUT0 명령 또는 OUT1 명령) 를 사용한다. 기준 DQ 데이터 출력 지시 (OUT0 명령 또는 OUT1 명령) 는, 기준 DQ 데이터로서 로우 레벨 데이터 출력 또는 하이 레벨 데이터 출력을 나타내는 의사 독출 명령이다. DRAM (302) 은, 기준 DQ 데이터 출력 지시에 따라, 노멀 동작시 클록 레이턴시 (latency) 와 동일한 클록 레이턴시에 의해 특정 기준 DQ 데이터를 출력한다. 즉, 이 실시예에서는, 기준 DQ 데이터 출력 지시가 DRAM (302) 에 제공되는 순간부터 해당하는 기준 DQ 데이터가출력되기까지 소요되는 클록수는 노멀 동작에서의 클록수와 동일하다.
좀더 구체적으로 말하면, 먼저, 메모리 제어기 (20) 가 명령/주소 버스 (101) 를 사용하여 DRAM (302) 에 제 2 초기화 지시를 내린 후, OUT0 명령을 내린다 (도 4 의 명령@MC 를 지칭함). 제 2 초기화 지시 및 OUT0 명령은, 베이스 클록 신호의 상승 에지가 이 명령의 유효폭의 중심에 오도록 내려진다. 제 2 초기화 지시를 수신하면, DRAM (302) 은 제 2 초기화 절차를 수행하는 모드로 진입하고, OUT0 명령을 수신하면 DQ 선 상으로 로우 레벨 데이터를 출력한다 (도 4 의 명령@DRAM 및 DQ_out@DRAM 을 지칭함). 한편, OUT0 명령을 출력하면, 메모리 제어기 (20) 는 명령/주소 버스 (101) 를 통해 OUT1 명령을 출력한다 (도 4 의 명령@MC 를 지칭함). OUT1 명령 또한, 베이스 클록 신호의 상승 에지가 이 명령의 유효폭의 중심에 오도록 내려진다. OUT1 명령에 응답하여, DRAM (302) 은 DQ 선 상으로 하이 레벨 데이터를 출력한다 (도 4 의 명령@DRAM 및 DQ_out@DRAM 을 지칭함). 메모리 제어기 (20) 는 DQ 선들로 송신되는 데이터의 레벨을 모니터하여, 그 레벨이 로우 (low) 에서 하이 (high) 로 전환되는 시점을 검출함으로써, OUT1 명령에 관련된 기준 DQ 데이터가 도착하는 순간을 발견한다 (도 4 의 DQ_in@MC 을 지칭함). 이렇게 해서, 메모리 제어기 (20) 는, OUT1 명령이 내려진 순간부터 DQ 선을 통해 하이 레벨 데이터를 수신하기까지의 수신용 내부 클록 신호들의 클록수를 카운트하고, 이 카운트 결과를 지연 클록수로 보관한다 (도 4 의 내부 수신 클록@MC 을 지칭함).
상술한 제 1 초기화 절차 및 제 2 초기화 절차가 완료될 때까지, 메모리 제어기 (20) 는, 지연 클록수와 함께 DRAM (302) 에 대한 내부 수신 클록 신호와 베이스 클록 신호 간의 위상차를 유지한다. 따라서, DRAM (302) 으로부터 데이터를 독출하기 위하여, 독출 명령이 내려진 후부터 지연 클록수에 도달하는 순간에 전술한 위상차를 사용하여 생성되는 내부 수신 클록 신호에 맞게 조정함으로써, 독출 명령에 관련된 독출 데이터를 적절히 수신할 수 있다.
또한, 메모리 제어기 (20) 는, DRAM (302) 과 관련하여 상술한 제 1 초기화 절차 및 제 2 초기화 절차를 DQ 버스 (102) 에 접속된 모든 DRAM (301) 에도 수행하며, 내부 수신 클록 신호와 베이스 클록 신호 간의 위상차 및 각 DRAM 의 지연 클록수를 유지한다. 이로써, 모든 DRAM 으로부터 독출 데이터를 적절히 수신할 수 있다.
상술한 초기화 절차들 중에서, 메모리 제어기로부터 독출 명령이 내려지는 순간부터 그 명령에 관련된 독출 데이터가 메모리 제어기에 의해 수신되는 순간까지 소요되는 시간이 예를 들어 시뮬레이션 등에 의해 사전에 정확히 알 수 있는 경우에는 제 2 초기화 절차는 없어도 된다. 좀더 구체적으로 말하면, 그런 경우에는, 상기의 지연 클록수에 대응하는 클록수나 전파 지연을 시뮬레이션 등으로 사전에 획득하여 메모리 제어기 내에 유지한다. 제 1 초기화 절차가 수행되면, 내부 수신 클록 신호에 기초하여, 독출 명령이 내려진 후부터 사전에 획득한 전파 지연이나 클록수에 도달하는 시점에서 DQ 신호를 수신한다. 이로써, DRAM 으로부터 데이터를 적절히 수신할 수 있다.
도 5 및 도 6 은, 상술한 제 1 및 제 2 초기화 절차를 구현할 수 있는 DRAM (301또는 302) 및 메모리 제어기 (20) 의 개략적인 구성을 나타내는 블록도이다.
도 5 를 참조하면, DRAM (301또는 302) 에는 DLL 회로 (301), 출력 회로 레플리커 (replica) (302), 출력 회로 (303), 초기화 신호 생성 회로 (304), 연속 반전 데이터 생성 회로 (305), 0/1 데이터 생성 회로 (306), 데이터 래칭 회로 (307), 및 출력 데이터 전환 회로 (308) 가 제공된다.
출력 회로 레플리커 (302) 는, 출력 회로 (303) 내에서의 지연량을 갖는 지연 레플리커이며, DLL 회로 (301) 는 이 출력 회로 레플리커 (302) 를 사용하여 출력 제어 클록 신호를 생성하여, 이렇게 생성된 출력 제어 클록 신호를 출력 회로 (303) 에 제공한다. 좀더 상세히 말하면, DLL 회로 (301) 에 의해 생성되는 출력 제어 클록 신호는, 출력 회로 (303) 로부터 DQ 버스 (102) 로 출력되는 DQ 신호를 베이스 클록 신호에 맞게 조정하기 위해, 베이스 클록 신호의 위상을 출력 회로 (303) 내에서의 지연량 만큼 전진시켜 구한다.
명령/주소 버스 (101) 를 통해 메모리 제어기 (20) 로부터 제 1 초기화 지시 또는 제 2 초기화 지시를 수신하면, 초기화 신호 생성 회로 (304) 가 제 1 초기화 신호 또는 제 2 초기화 신호를 생성하여 그 신호를 연속 반전 데이터 생성 회로 (305), 0/1 데이터 생성 회로 (306), 출력 데이터 전환 회로 (308), 및 출력 회로 (303) 에 출력하여 제 1 또는 제 2 초기화 동작이 수행되도록 한다. 초기화 신호 생성 회로 (304) 는, 명령/주소 버스 (101) 를 통해 OUT0 명령이나 OUT1 명령을 수신하면, 그 OUT0 명령이나 OUT1 명령을 0/1 데이터 생성 회로 (306) 에 송신한다.
연속 반전 데이터 생성 회로 (305) 는 제 1 초기화 신호에 응답하여 연속 반전 신호를 생성하여 이를 출력 데이터 전환 회로 (308) 에 출력한다. 0/1 데이터 생성 회로는, 제 2 초기화 신호를 수신하면 제 2 초기화 동작을 개시하며, OUT0 명령을 수신하면 로우 레벨 데이터를 생성하고 OUT1 명령을 수신하면 하이 레벨 데이터를 생성한다. 데이터 래칭 회로 (307) 는, 노멀 동작시 메모리 셀 어레이로부터 독출되는 데이터를 래칭하는 회로이다.
출력 데이터 전환 회로 (308) 는, 제 1 초기화 동작시에는 연속 반전 데이터 생성 회로 (305) 의 출력을 선택하고, 제 2 초기화 동작시에는 0/1 데이터 생성 회로 (306) 의 출력을 선택하며, 노멀 동작시에는 데이터 래칭 회로 (307) 의 출력을 선택하여, 이렇게 선택된 출력 데이터를 출력 회로 (303) 에 출력한다. 출력 회로 (303) 는, DLL 회로 (301) 로부터 제공되는 출력 제어 클록에 기초하여 동작하며, 출력 데이터 전환 회로 (308) 로부터 수신된 데이터를 DQ 신호로서 DQ 버스 (102) 에 송신한다.
상술한 바와 같이 구성된 DRAM 은, 이하 설명하는 바와 같이 주로 동작한다. 모든 동작시에, DLL 회로 (301) 및 출력 회로 레플리커 (302) 에 의해 출력 제어 클록이 생성되어 출력 회로 (303) 에 제공된다. 출력 회로 (303) 는 그 출력 제어 클록에 기초하여 동작한다.
메모리 제어기 (20) 로부터 명령/주소 버스 (101) 를 통해 명령 신호로서 제 1 초기화 지시를 수신하면, 초기화 신호 생성 회로 (304) 는 제 1 초기화 신호를 생성하여 이 제 1 초기화 신호를 연속 반전 데이터 생성 회로 (305), 0/1 데이터 생성 회로 (306), 출력 데이터 전환 회로 (308) 및 출력 회로 (303) 에 출력한다. 제 1 초기화 신호는, 전술한 제 1 초기화 동작이 수행되도록 하는데 사용되는 것으로, 0/1 데이터 생성 회로 (306) 에 대한 디스에이블 (disable) 신호를 의미한다.
연속 반전 데이터 생성 회로 (305) 는, 제 1 초기화 신호에 응답하여, 전술한 연속 반전 신호의 기초가 되는 연속 반전 데이터를 생성하여, 이렇게 생성된 연속 반전 데이터를 제 1 초기화 동작에서 출력 데이터 전환 회로 (308) 를 매체로 하여 출력 회로 (303) 에 제공한다.
출력 회로 (303) 는 출력 제어 클록에 동기하여 연속 반전 데이터를 연속 반전 신호로서 특정 DQ 터미널에 제공한다. 이런 식으로, 상술한 바와 같이, 연속 반전 신호 (DQ 선을 통해 제공되는 의사 클록 신호) 가 DQ 버스 (특정 DQ 선) (102) 를 통해 메모리 제어기 (20) 로 송신된다.
한편, 명령/주소 버스 (101) 를 통해 메모리 제어기 (20) 로부터 명령 신호로서 제 2 초기화 지시를 수신하면, 초기화 신호 생성 회로 (304) 는 제 2 초기화 신호를 생성하여, 이 제 2 초기화 신호를 연속 반전 데이터 생성 회로 (305), 0/1 데이터 생성 회로 (306), 출력 데이터 전환 회로 (308), 및 출력 회로 (303) 에 출력한다. 제 2 초기화 신호는, 전술한 제 2 초기화 동작이 수행되도록 하는데 사용되는 것으로, 연속 반전 데이터 생성 회로 (305) 에 대한 디스에이블 신호를의미한다.
그 후, 데이터 출력 지시로서 OUT0 명령을 수신하면, 초기화 신호 생성 회로 (304) 는 OUT0 명령을 0/1 데이터 생성 회로 (306) 에 송신한다. 0/1 데이터 생성 회로 (306) 는 OUT0 명령에 응답하여 로우 레벨 데이터를 생성하고, 이 로우 레벨 데이터를 출력 데이터 전환 회로 (308) 를 매체로 하여 출력 회로 (303) 에 제공한다.
출력 회로 (303) 는 그 로우 레벨 데이터를 출력 제어 클록에 동기하여 DQ 선을 통해 메모리 제어기 (20) 에 송신한다.
또한, 데이터 출력 지시로서 OUT1 명령을 수신하면, 초기화 신호 생성 회로 (304) 는 그 OUT1 명령을 0/1 데이터 생성 회로 (306) 에 송신한다. 0/1 데이터 생성 회로 (306) 는 그 OUT1 명령에 응답하여 하이 레벨 데이터를 생성하고, 이 하이 레벨 데이터를 출력 데이터 전환 회로 (308) 를 매체로 하여 출력 회로 (303) 에 제공한다.
출력 회로 (303) 는 그 하이 레벨 데이터를 출력 제어 클록에 동기하여 DQ 선을 통해 메모리 제어기 (20) 에 송신한다.
도 6 을 참조하면, 메모리 제어기 (20) 에는, 베이스 클록 생성 회로 (201), DLL 회로 (202), 위상 비교기 회로 (203), DQ 데이터 래칭 회로 (204), 독출 제어 유닛 (205), 및 명령 발행기 (207) 가 제공되며, 독출 제어 유닛 (205) 에는 제 2 초기화 동작을 위해 카운터 (206) 가 제공된다. 베이스 클록 생성 회로 (201) 는 클록 생성기 (10) 로부터 제공되는 클록으로부터 베이스 클록 신호를 생성한다.이 베이스 클록 신호는, 클록 신호선 (103) 으로 전파되어, DLL 회로 (202) 및 명령 발행기 (207) 로도 제공된다. DLL 회로 (202) 는, 베이스 클록 생성 회로 (201) 로부터 제공되는 베이스 클록 신호의 위상을, 위상 비교기 회로 (203) 로부터의 위상 조정 신호에 기초하여 제어하며, 위상 비교기 회로 (203) 에서 비교하기 위한 내부 수신 클록 신호 및 메모리 제어기 (20) 내의 내부 수신 클록 신호를 생성한다. DLL 회로 (202) 의 경우, 통상적으로 클록 사이클의 1/500 내지 1/1000 의 해상도 (resolution) 를 갖는 클록 사이클이 사용된다. 위상 비교기 회로 (203) 는, DLL 회로 (202) 로부터 출력되는 내부 수신 클록 신호와 DQ 버스 (102) 를 통해 수신되는 의사 클록 신호 (연속 반전 신호) 간의 위상차가 제로가 되도록 위상을 조정하는 위상 조정 신호를 생성하여, 이렇게 생성된 위상 조정 신호를 DLL 회로 (202) 에 제공한다. 위상 조정 신호는, 예를 들어, 위상을 "+" 로 조정하는데는 논리값 1 을 가지며, 위상을 "-" 로 조정하는데는 논리값 0 을 갖는다. DQ 데이터 래칭 회로 (204) 는, DLL 회로 (202) 에 의해 생성된 내부 수신 클록 신호에 기초하여 DQ 버스 (102) 를 통해 전파하는 DQ 데이터를 래치하여, 이렇게 래치된 데이터를 내부 DQ 신호로서 출력한다. 독출 제어 유닛 (205) 의 카운터 (206) 는, 제 2 초기화 동작 동안 명령 발행기 (207) 로부터 OUT1 명령이 내려진 후부터 DQ 버스 (102) 를 통해 하이 레벨 데이터 신호가 수신될 때까지의 수신용 내부 클록 신호들의 클록수를 카운트한다. 좀더 구체적으로 말하면, 독출 제어 유닛 (205) 의 카운터 (206) 는, 명령 발행기 (207) 로부터 의사 독출 명령인 명령 OUT1 을 수신한 후부터 내부 DQ 신호가 하이 레벨로 전환될 때까지의 수신용 내부 클록 신호들의 상승 에지들을 카운트한다. 독출 제어 유닛 (205) 은, 이상 설명한 바와 같이, 카운터 (206) 에 의해 카운트된 클록수 (지연 클록수) 를 유지하여, 이후에 독출 데이터 (DQ 데이터) 를 수신하는 타이밍을 제어하는데 그 지연 클록수를 사용한다. 명령 발행기 (207) 는 제 1 초기화 지시, 제 2 초기화 지시, OUT0 명령, 및 OUT1 명령과 같은 명령들을 출력한다. 이 명령들 각각은, 상술한 바와 같이, 그 명령의 유효폭의 중심에 베이스 클록 신호의 상승 에지가 오도록 내려진다.
상술한 바와 같이 구성된 메모리 제어기 (20) 는,이하 설명하는 바와 같이 주로 동작한다.
베이스 클록 생성 회로 (201) 는 클록 생성기 (10) 로부터의 클록을 사용하여 베이스 클록 신호를 생성한다. 명령 발행기 (207) 는, 그 베이스 클록 신호의 상승 에지가 명령 신호의 유효폭의 중심에 오도록 명령 신호를 내린다. 좀더 구체적으로 말하면, 먼저, 명령 발행기 (207) 가 명령 신호로서 제 1 초기화 지시를 명령/주소 버스 (101) 상으로 송신한다. DLL 회로 (202) 는 베이스 클록 생성 회로 (201) 로부터의 베이스 클록 신호의 위상을 제어하여, 내부 수신 클록 신호를 생성한다. 그 제 1 초기화 지시에 응답하여, DRAM 이 DQ 버스 (102) 에 연속 반전 신호를 송신하면, 위상 비교기 회로 (203) 는 그 연속 반전 신호를 의사 클록 신호로서 수신하고, 이 의사 클록 신호의 위상과 내부 수신 클록 신호의 위상을 비교하여 이들의 위상차를 제로로 만드는 위상 조정 신호를 생성한 후, 이렇게 생성된 위상 조정 신호를 DLL 회로 (202) 에 출력한다. DLL 회로 (202) 는,의사 클록 신호와의 위상차가 제로로 되는 내부 수신 클록 신호의 위상을 90。 만큼 지연시킴으로써, 내부 수신 클록 신호를 생성한다. 이 때, DLL 회로 (202) 는, 그렇게 생성된 내부 수신 클록 신호와 베이스 클록 신호 간의 위상차를 그 내부 수신 클록 신호를 지속적으로 생성하기 위한 위상값으로서 그 DLL 회로 (202) 내에 제공되는 레지스터 내에 유지한다. 이 레지스터 내에 유지된 위상값을 사용함으로써, 제어 클록 위상들에 의해, 제 1 초기화 동작 이후에도 DLL 회로 (202) 가 내부 수신 클록 신호를 지속적으로 생성할 수 있게 된다.
명령 발행기 (207) 가 제 2 초기화 지시를 내린 다음에 OUT0 명령을 내린 후 소정의 시간이 경과되면, 로우 레벨 데이터가 DRAM 으로부터 DQ 버스 (102) 상으로 송신된다. 그 후, 명령 발행기 (207) 가 OUT1 명령을 내리고, 소정의 시간이 경과되면, DRAM 으로부터 송신된 하이 레벨 데이터가 DQ 버스 (102) 상에 나타난다. 한편, DQ 데이터 래칭 회로 (204) 는, DLL 회로 (202) 에 의해 생성된 내부 수신 클록 신호에 기초하여, DQ 버스를 통해 전파되는 데이터를 래치하고, 이렇게 래치된 데이터를 내부 DQ 신호로서 독출 제어 유닛 (205) 에 출력한다. 카운터 (206) 는 OUT1 명령에 의해 트리거되어, 수신용 내부 클록 신호들의 상승 에지의 카운트를 개시하여, 그 내부 DQ 신호가 로우 레벨에서 하이 레벨로 전환되는 에지에서 카운트를 종료한다. 이렇게 해서, 카운터 (206) 는, 명령 발행기 (207) 로부터 OUT1 명령이 내려진 후부터 내부 DQ 신호가 하이 레벨로 변이될 때까지의 수신용 내부 클록 신호들의 클록수 (지연 클록수) 를 획득할 수 있다. 지연 클록수는, 명령 발행기 (207) 로부터 독출 명령이 내려지는 순간부터 그 독출명령에 관련된 데이터가 수신되는 순간까지 소요되는 수신용 내부 클록 신호들의 클록수와 사실상 동일하다. 그러므로, 지연 클록수를 사용하여, 데이터 독출이 적절히 수행될 수 있다. 지연 클록수는 독출 제어 유닛 (205) 내에 유지된다.
제 2 초기화 동작 후에, 독출 제어 유닛 (205) 은 상술한 바와 같이 획득한 지연 클록수를 사용하여 데이터 독출을 수행한다. 좀더 구체적으로 말하면, 독출 제어 유닛 (205) 은, 명령 발행기 (207) 가 독출 명령을 내린 후 지연 클록수에 도달하면, DLL 회로 (202) 에서 생성되는 내부 수신 클록 신호에 맞게 조정하여, 독출 명령에 관련된 독출 데이터 (DQ 신호) 를 수신한다.
(예 2)
상술한 제 1 실시예에 따른 메모리 시스템의 개념은, 각각의 바이트 (byte) 나 워드 (word) 에 대한 DQ 선 (DQ 선들의 번들 (bundle)) 이 제공되고, 각각의 DQ 선 (DQ 선들의 번들) 에 대응하여 베이스 클록 신호를 송신하는 클록 신호 선이 제공되는 경우에도 적용할 수 있다.
제 2 실시예에 따른 메모리 시스템은, 제 1 실시예에 따른 메모리 시스템에서 DQ 버스의 총 비트폭이 확장된 예로서, 일반적인 모듈 구조를 갖는 DRAM 에 관한 것이다.
도 7 을 참조하면, 이 실시예에서는, DRAM (301내지 304) 는 모듈 (401) 상에 제공되고, DRAM (305내지 308) 는 모듈 (402) 상에 제공된다. DRAM (301및 305), DRAM (302및 306), DRAM (303및 307) 및 DRAM (304및 308) 의 각 쌍에 대하여, DQ 버스를 구성하는 DQ 선들의 번들 (1021내지 1024) ("DQ 레인들 (lanes)"로도 칭함) 이 제공된다. 또한, DQ 선들의 번들 (1021내지 1024) 과 관련하여, 베이스 클록 신호들을 송신하는 클록 신호선 (1031내지 1034) 도 제공된다. 명령/주소 버스 (101) 는 병렬로 배치된 DRAM (301내지 304) 및 DRAM (305내지 308) 에 의해 공유된다.
상술한 바와 같이 구성된 메모리 시스템에서는, 메모리 제어기 (20) 가 전술한 제 1 및 제 2 초기화 절차들을 모든 DRAM (301내지 308) 에 대해 수행하고, 그 수행 결과의 초기화 데이터 (내부 수신 클록 신호와 베이스 클록 신호 간의 위상차, 및 지연 클록수) 를 유지한다. 이 메모리 시스템에서는, 해당 DQ 선들 및 클록 신호선들을 사용하여, 병렬로 배치된 DRAM (301내지 304) 에 대해 전술한 제 1 및 제 2 초기화 절차를 동시에 수행할 수 있다. 마찬가지로, 병렬로 배치된 DRAM (305내지 308) 에 대해서도 제 1 및 제 2 초기화 절차를 동시에 수행할 수 있다.
이 실시예는, 도 8 에 나타낸 바와 같은 버퍼형 DRAM 시스템에도 적용할 수 있다. 이 경우, 명령/주소 버스 (101) 를 통해 제공되는 명령/주소 신호들은, 모듈 (401및 402) 에 제공되는 버퍼 (501및 502) 에 의해 일시적으로 유지된 후, 이후에, 해당하는 모듈 (401및 402) 상의 DRAM (301내지 304) 및 DRAM (305내지 308)으로 배분된다.
또한, 전술한 DRAM 시스템에서는, 각각의 바이트에 대해 패리티 (parity) DQ 비트선이 제공될 수도 있다. 예를 들어, 도 7 또는 도 8 에 나타낸 DRAM 시스템에서, 8 비트나 16 비트의 DQ 레인이 패리티를 포함하면, 각각 9 비트나 18 비트가 된다.
말할 것도 없이, 상술한 바와 같은 일반적인 모듈 구조를 갖는 메모리 시스템에서도, 각각의 메모리 소자에 대해 클록 신호선이 제공될 수 있다.
상술한 DRAM 시스템에서는, 구성상, 베이스 클록 신호에 타이밍을 맞춰 데이터를 기록할 수 있으며, 상술한 제 1 및 제 2 초기화 절차를 수행하여, 데이터 독출을 적절히 수행할 수 있다. 제 1 실시예에서 설명한 바와 같이 시뮬레이션 등에 의해서 각각의 DRAM 에 대해 전파 지연 등을 사전에 정확히 획득하면, 제 2 초기화 절차는 생략할 수 있다. 제 1 실시예에서 설명한 바와 같이, 이 실시예에서도, 의사 클록 신호의 전파시 크로스 토크에 대한 보상을 수행할 수 있다.
(예 3)
본 발명의 제 3 실시예에 따른 메모리 시스템은, 상술한 관련 기술들과 비교하여, 기록 클록수를 감소하기 위한 것으로, 전술한 더 적은 기록 클록들을 실현하는 (이하에서 설명할) 기술을 사용함으로써 기록 모드에 대한 타이밍 마진이 향상되는 특징이 있다.
도 9 에 나타낸 바와 같이, 이 실시예에 따른 메모리 시스템에는, 클록 생성기 (10), 메모리 제어기 (21), 및 DRAM (311및 312) 이 제공된다. 메모리 제어기 (21) 와 DRAM (311및 312) 들 사이에는, 메모리 제어기 (21) 로부터 DRAM (311및 312) 으로 명령/주소 신호를 송신하는 명령/주소 버스 (101), 메모리 제어기 (21) 와 DRAM (311및 312) 간에 DQ 신호를 전달하는 DQ 버스 (102), 및 클록 생성기 (10) 로부터 메모리 제어기 (21) 및 DRAM (311및 312) 으로 베이스 클록 신호를 송신하는 클록 신호선 (103) 이 제공된다. 이들 중, 명령/주소 버스 (101) 는 메모리 제어기 (21) 로부터 DRAM (311및 312) 으로 초기화 신호들을 송신하는 신호선으로도 사용된다.
도 9 로부터 알 수 있는 바와 같이, 이 실시예에서도, 메모리 제어기 (21) 및 DRAM (311및 312) 은 단일 베이스 클록 신호에 기초하여 동작한다. 베이스 클록 신호는 클록 생성기 (10) 에 의해 생성되어, DRAM (311및 312) 및 메모리 제어기 (21) 에 입력된다. 독출 데이터는 그 베이스 클록 신호에 맞게 조정되어, DRAM (311및 312) 으로부터 DQ 버스 (102) 를 통해 메모리 제어기 (21) 로 송신된다. 메모리 제어기 (21) 는 베이스 클록 신호에 기초하여 독출 데이터 (DQ 신호) 를 수신한다.
DRAM (311및 312) 에 기록될 기록 데이터의 타이밍은, 그 데이터가 메모리 제어기 (21) 로부터 출력될 때, 베이스 클록 신호에 맞춰진다. 그러나, 메모리제어기 (21) 로부터 DRAM (311및 312) 까지의 경로에 있는 DQ 버스 (102) 등에서 전파 지연이 발생하므로, DRAM (311및 312) 은 베이스 클록 신호 자체만 사용해서는 기록 데이터 (DQ 신호) 를 수신할 수가 없다.
그러므로, 이 실시예에서는, 이하에서 설명하는 제 1 초기화 절차에 따라 DRAM (311및 312) 내에서 DRAM (311및 312) 측 수신용 내부 클록들을 생성하고, 이 내부 수신 클록 신호를 사용하여, 메모리 제어기 (21) 로부터 기록 데이터를 수신한다. 제 1 초기화 절차에서는, DQ 신호 자체에 기초하여 전파 지연을 조정해야 한다. 따라서, 이 실시예에서는, 전술한 관련 기술들에서 문제를 일으켰던 기록 클록과 DQ 신호 간의 전파 시간차로 인해 발생하는 수신 타이밍 마진이 감소되지 않는다.
이 실시예에서는, 명령/주소 신호도 전파 지연을 수반하므로, DRAM (311및 312) 가 베이스 클록 신호 자체만 사용해서는 명령/주소 신호를 수신할 수가 없다. 이런 이유로, 이 실시예에서는, 제 1 초기화 절차에 따라 생성되는 내부 수신 클록 신호를 사용하여, 명령/주소 신호를 수신한다.
이하 상세히 설명하겠지만, 제 1 초기화 절차를 트리거하는 초기화 신호는, 메모리 제어기 (21) 로부터 명령/주소 버스 (101) 를 통해 DRAM (311및 312) 으로 송신된다. 그러나, 제 1 초기화 절차가 완료되기 전까지는, DRAM (311및 312) 은 내부 수신 클록 신호를 생성하지 못한다. 이는, 노멀 동작시의 타이밍과 레이트로 베이스 클록 신호에 기초하여 초기화 신호를 전달할 수 없다는 것을 의미한다. 따라서, 이 실시예에서는, 초기화 신호만 베이스 클록 신호보다 낮은 레이트로 전송한다. 좀더 구체적으로 말하면, 이 실시예에서는, 초기화 신호가 베이스 클록의 레이트보다 낮은 레이트로 전달되며, 그 후에는, 베이스 클록의 레이트와 동일한 레이트로 제 1 초기화 절차가 수행된다. 예를 들어, 메모리 제어기 (21) 및 DRAM (311및 312) 에는, 클록 생성기 (10) 로부터의 베이스 클록 신호의 주파수를 분할하는 주파수 분할기들이 제공된다. 시스템이 시동되면, 주파수 분할기가 켜져서 베이스 클록보다 느린 클록들을 생성한다. 메모리 제어기 (21) 는 초기화 신호를 송신하고, 주파수 분할기들을 끈 후, 베이스 클록 신호의 레이트로 제 1 초기화 절차의 수행을 개시한다. 한편, 더 느린 클록에 기초하여 초기화 신호를 수신하면, DRAM (311및 312) 은 주파수 분할기들을 끄고, 베이스 클록 신호의 레이트로 제 1 초기화 동작의 수행을 개시한다. 예를 들어, DRAM 의 전원이 켜질 때마다 초기화 모드로 세트되거나 소정의 조건하에서 제 1 초기화 동작을 자동으로 개시하기에 적합하게 되어 있는 경우, 또는 전술한 더 느린 레이트로 초기화 신호를 전달하는 것 이외의 다른 방법에 따라 제 1 초기화 동작으로 진입시키는 지시가 메모리 제어기로부터 DRAM 으로 송신될 수 있는 경우에, 이하에서 설명하는 제 1 초기화 동작을 수행하도록 구현할 수 있다.
도 10 을 참조하여, DRAM (311및 312) 에서 내부 클록 신호를 생성하는 절차를 설명한다. 내부 수신 클록 신호는 각각의 DRAM (311및 312) 내에서 생성된다. 이하에서는, DRAM (312) 의 경우에 대해 설명하지만, DRAM (311) 에도 동일하게 적용된다.
먼저, 메모리 제어기 (21) 가, 베이스 클록 신호의 레이트보다 더 낮은 레이트로 명령/주소 버스 (101) 를 통해 DRAM (312) 으로 초기화 신호 (초기화 지시) 를 내리고, 제 1 초기화 동작을 개시한다. 초기화 신호를 수신하면, DRAM (312) 은 제 1 초기화 동작을 개시하고, 연속 반전 신호 (의사 클록 신호) 를 수신하는 대기 모드 (standby mode) 로 자신을 세트시킨다. 제 1 초기화 동작이 개시되는 순간, 메모리 제어기 (21) 는 베이스 클록 신호의 중심에 매치되는 연속 반전 신호를 특정 DQ 터미널에 출력한다 (도 10 의 베이스 클록@MC 및 DQ_out@MC 를 지칭함). 도 10 으로부터 알 수 있는 바와 같이, 이 실시예에서는, 그 연속 반전 신호를 출력하는 타이밍이, 노멀 동작시 메모리 제어기 (21) 가 DQ 신호를 출력하는 타이밍과 동일하다. 좀더 구체적으로 말하면, 메모리 제어기 (21) 는 베이스 클록 신호의 상승시 및/또는 하강시 연속 반전 신호들을 출력한다. DRAM (312) 은 그 연속 반전 신호를 의사 클록 신호로서 수신하고 (도 10 의 DQ_in@DRAM 을 지칭함), 그렇게 수신된 의사 클록 신호 (연속 반전 신호) 의 위상을 90。 만큼 지연시켜 DRAM (312) 측 내부 수신 클록 신호를 생성하도록 한다 (도 10 의 내부 수신 클록@DRAM 을 지칭함). 이렇게 하여, DRAM (312) 은, 노멀 동작시 기록 데이터 (DQ 신호) 를 수신하는데 최적의 위상을 갖는 내부 수신 클록 신호를 생성한다.DRAM (312) 은, 내부 수신 클록 신호와 베이스 클록 신호 간의 위상차를 유지하므로, 제 1 초기화 절차가 완료된 후 (내부 수신 클록 신호가 생성된 후) 에도 내부 수신 클록 신호를 지속적으로 생성할 수 있다. 따라서, 제 1 초기화 절차가 완료되면, DRAM 은 내부 수신 클록 신호를 사용하여, 기록 데이터를 적절히 수신할 수 있다.
이 실시예에서는, 의사 클록 신호들로서 연속 반전 신호들이, DQ 버스 (102) 를 구성하는 복수의 DQ 선 중에서 2 개의 DQ 선을 사용하여, 메모리 제어기 (21) 로부터 DRAM (312) 으로 송신된다. 2 개의 DQ 선을 통해 송신되는 연속 반전 신호들은 서로 상보적이다. 그런 2 개의 연속 반전 신호들을 의사 클록 신호들로 채택하면, 그들의 교점에 기초하여 클록들을 검출할 수 있으므로, DRAM (312) 측 내부 수신 클록 신호를 생성하는 타이밍의 정확도를 향상시킬 수 있게 된다. 단일 DQ 선 및 단일 연속 반전 신호를 사용해서, 내부 수신 클록 신호를 생성할 수도 있다. 이런 경우에는, 의사 클록 신호로서 연속 반전 신호의 H/L 을 식별하기 위해, 연속 반전 신호와 기준 전위 (VREF) 를 비교해야 한다. 이 경우, 기준 전위 VREF에 노이즈 변동 등이 발생하면, 클록 검출에 있어 변이가 발생하여, 상술한 바와 같이 2 개의 DQ 선을 사용하는 경우에 비해 타이밍 정확도가 열화된다. 따라서, 연속 반전 신호의 송신을 위해선, 2 개의 DQ 선을 사용하여 서로 상보적인 연속 반전 신호를 송신하는 것이 바람직하다. 이 실시예에서도, 제 1 실시예에서 설명한 연속 반전 신호의 송신시 크로스 토크를 보상하는 기술을 사용할 수 있다. 좀더 구체적으로 말하면, 제 1 실시예에서 설명한 바와 같이, 이 실시예에서도, 그 2 개의 특정 선 이외의 다른 DQ 선들을 구동하되, 인접한 DQ 선들로 송신되는 신호들이 서로에 대해 반전되도록 구동하여, 연속 반전 신호의 송신시 크로스 토크를 보상할 수 있다.
명령/주소 버스 (101) 가 DQ 버스 (102) 와 동일한 버스 토폴로지 (bus topology) 를 공유하면, DQ 신호에 기초하여 생성되는 수신용 DRAM 내부 클록을 사용하여 명령/주소 신호를 적절히 수신할 수 있다. 그러나, 명령/주소 버스 (101) 와 DQ 버스 (102) 간의 버스 토폴로지가 상이하면, 단일 전파 지연 상이해진다. 그러므로, 도 11 에 나타낸 바와 같이, 명령/주소 신호들을 수신하기 위한 초기화 절차를 수행해야 한다. 그러나, 도 11 과 도 10 의 비교로부터 알 수 있는 바와 같이, 그 프로세싱 절차들은, 다음과 같은 점을 제외하고는, DQ 신호 수신용 내부 클록 신호들을 생성하는 절차와 사실상 동일하다.
구체적으로 말하면, 명령/주소 신호 수신용 내부 클록 신호들을 생성하기 위해, 메모리 제어기 (21) 는, 특정 DQ 선 대신 특정 주소선이나 명령선에 연속 반전 신호를 송신한다 (도 11 의 주소_out@MC 를 지칭함). 그러므로, DRAM (312) 도 특정 주소선이나 명령 선을 통해 그 연속 반전 신호를 수신한다 (도 11 의 주소_in@DRAM 을 지칭함). DRAM (312) 은, 그렇게 수신한 연속 반전 신호에 기초하여 내부 수신 클록 신호 및 주소/명령 신호를 생성한다 (도 11 의 주소 내부수신 클록 @DRAM 을 지칭함).
주소/명령 신호 수신용 내부 수신 클록 신호를 생성할 때에도, 주소선들 및 명령선들 중에서 2 개의 특정 주소선 및/또는 명령선 (2 개의 주소선 및 2 개의 명령선 또는 하나의 주소선 및 하나의 명령선) 에 상보적인 연속 반전 신호들을 송신하여, 타이밍 정확도를 더욱 향상시킬 수 있다. 주소/명령 신호 수신용 내부 수신 클록 신호를 생성하는데에도, 전술한 DQ 선들로의 연속 반전 신호 송신시의 크로스 토크 보상 기술을 적용할 수 있다. 좀더 구체적으로 말하면, 주소/명령 신호 수신용 내부 수신 클록 신호를 생성하기 위하여, 인접한 주소선들, 인접한 명령선들, 및 인접한 주소선과 명령선에 송신되는 신호들이 서로에 대해 반전되도록, 2 개의 특정 주소 선 및/또는 명령선 이외의 다른 주소선들 및 명령선들을 구동한다. 이렇게 함으로써, 주소/명령 신호 수신용 내부 클록들을 생성하기 위해 연속 반전 신호들을 송신하는 동안의 크로스 토크를 보상할 수 있게 된다.
이 실시예에서는, 상술한 바와 같이, DQ 신호 (및 필요하면 명령/주소 신호) 수신용 내부 수신 클록 신호가 DRAM (312) 측에서 생성됨으로써, DRAM (312) 이 DQ 데이터 (및 필요하면 명령/주소 신호) 를 적절히 수신할 수 있다. 독출 데이터는, DRAM (312) 측 베이스 클록 신호의 타이밍에서, DRAM (312) 으로부터 메모리 제어기 (21) 로 출력된다. 그러나, 메모리 제어기 (21) 는 DQ 버스 (102) 상의 신호 전파 지연을 알지 못하므로, 독출 데이터를 적절히 수신할 수 없다. 이런 이유로, 이 실시예에서는, 제 1 초기화 절차가 완료되면, 이하 설명하는 제 2 초기화 절차를 수행하여, 메모리 제어기 (21) 로 하여금 독출 명령이 내려진 시점으로부터 독출 명령이 수신되기까지의 지연 시간을 획득할 수 있다.
제 2 초기화 절차에서는, 메모리 제어기 (21) 가 기준 DQ 데이터 출력 지시 (OUT0 명령 또는 OUT1 명령) 을 사용한다. 기준 DQ 데이터 출력 지시 (OUT1 명령 또는 OUT1 명령) 는, 위에서 설명한 제 1 실시예에서의 기준 DQ 데이터 출력 지시 (OUT0 명령 또는 OUT1 명령) 의 기능과 동일한 기능을 가지고 있다. DRAM (312) 은, 기준 DQ 데이터 출력 지시에 따라 노멀 독출 동작시의 클록 레이턴시와 동일한 클록 레이턴시에 의해 특정 기준 DQ 데이터를 출력한다. 즉, 이 실시예에서는, DRAM (312) 에 기준 DQ 데이터 출력 지시가 입력된 후부터 기준 DQ 데이터가 출력되기까지 소요되는 클록수가 노멀 동작시의 클록수와 동일하다.
좀더 구체적으로 말하면, 메모리 제어기 (21) 는, 먼저 명령/주소 버스 (101) 를 사용하여 DRAM (312) 에 제 2 초기화 지시를 내린 후, OUT0 명령을 내린다 (도 12 의 명령@MC 를 지칭함). 제 2 초기화 지시 및 OUT0 명령은, 베이스 클록 신호의 상승에지가 이 명령의 유효폭의 중심에 오도록 내려진다. 제 2 초기화 지시를 수신하면, DRAM (312) 은 제 2 초기화 절차를 수행하는 모드로 진입하고, 제 1 초기화 절차에서 생성된 내부 수신 클록 신호에 따라 OUT0 명령을 수신하면, (도 12 의 내부 수신 클록@DRAM 및 명령@DRAM 을 지칭함) DRAM (312) 내의 베이스 클록 신호의 타이밍에서 DQ 선에 로우 레벨 데이터를 출력한다 (베이스 클록@DRAM및 DQ_out@DRAM 을 지칭함). 한편, OUT0 명령을 출력하면, 메모리 제어기 (20) 는 명령/주소 버스 (101) 를 통해 OUT1 명령을 출력한다 (도 12 의 명령@MC 를 지칭함). 또한, OUT1 명령도, 베이스 클록 신호의 상승에지가 이 명령의 유효폭의 중심에 오도록 내려진다. 내부 수신 클록 신호를 사용하여 OUT1 명령을 수신하면 (도 12 의 내부 수신 클록 신호@DRAM 및 명령@DRAM 을 지침함), DRAM (312) 은, DRAM (312) 내의 베이스 클록 신호에 매치시켜 DQ 선에 하이 레벨 데이터를 출력한다 (도 12 의 베이스 클록@DRAM 및 DQ_out@DRAM 을 지칭함). 메모리 제어기 (20) 는 DQ 선들로 송신되는 데이터의 레벨을 모니터하고, 그 데이터의 레벨이 로우에서 하이로 전환되는 시점을 검출하여, OUT1 명령에 관련된 기준 DQ 데이터가 도착하는 순간을 찾아낸다 (도 12 의 DQ_in@MC 를 지칭함). 이렇게 해서, 메모리 제어기 (20) 는, OUT1 명령이 내려진 시점부터 DQ 선을 통해 하이 레벨 데이터가 수신되기까지의 메모리 제어기 (21) 측 베이스 클록 신호들의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로 유지한다 (도 12 의 베이스 클록@MC 을 지칭함).
상술한 제 2 초기화 절차가 완료되기까지, 메모리 제어기 (21) 는 DRAM (312) 에 대한 지연 클록수를 유지한다. 따라서, DRAM (312) 로부터 데이터를 독출하기 위해서는, 독출 명령이 내려진 후부터 지연 클록수에 도달하는 순간의 메모리 제어기측 베이스 클록 신호의 타이밍에서 그 독출 명령에 관련된 독출 데이터를 적절히 수신할 수 있다.
이 실시예에서는, DRAM (312) 에 관련하여 설명한 제 1 초기화 절차 및 제 2 초기화 절차를, DQ 버스 (102) 에 접속된 모든 DRAM (301) 에 대해서 수행해야 한다. 각각의 DRAM 은, 각각의 DRAM 자체에서 DQ 신호 수신용 내부 수신 클록 신호 (및, 필요하면, 명령/주소 신호를 수신하기 위한 내부 수신 클록 신호) 를 생성하고, 메모리 제어기 (21) 는 그 각각의 DRAM 에 대한 지연 클록수를 유지한다. 이렇게 함으로써, 모든 DRAM 은 메모리 제어기 (21) 로부터 기록 데이터를 적절히 수신할 수 있고, 또한 메모리 제어기 (21) 내에서는 모든 DRAM 으로부터 독출 데이터를 적절히 수신할 수 있다.
또한, 제 1 실시예에서 설명한 바와 같이, 이 실시예에서도, 메모리 제어기로부터 독출 명령이 내려진 순간부터 그 명령에 관련된 독출 데이터가 메모리 제어기에 의해 수신되는 순간까지 소요되는 시간을, 예를 들어, 시뮬레이션 등에 의해 사전에 정확히 알 수 있는 경우에는, 상술한 초기화 절차들 중 제 2 초기화 절차는 없어도 된다.
도 13 및 도 14 는, 전술한 제 1 초기화 절차 및 제 2 초기화 절차를 구현할 수 있는 메모리 제어기 (21) 및 DRAM (311및 312) 의 개략적인 구성을 나타내는 블록도이다.
도 13 을 참조하면, DRAM (311및 312) 에는, 출력 DLL 회로 (311), 출력 회로 레플리커 (312), 출력 회로 (313), 수신 DLL 회로 (314), 위상 비교기 회로 (315), 초기화 신호 생성 회로 (316), 0/1 데이터 생성 회로 (317), 데이터 래칭회로 (318), 및 출력 데이터 전환 회로 (319) 가 제공된다.
출력 회로 레플리커 (312) 는, 출력 회로 (313) 내에서의 지연량을 갖는 지연 레플리커이며, 출력 DLL 회로 (311) 는 그 출력 회로 레플리커 (312) 를 사용하여 출력 제어 클록 신호를 생성하고, 이렇게 생성된 출력 제어 클록 신호를 출력 회로 (313) 에 제공한다. 좀더 상세히 말하면, 출력 DLL 회로 (311) 에 의해 생성되는 출력 제어 클록 신호는, 출력 회로 (313) 로부터 DQ 버스 (102) 로 출력되는 DQ 신호를 베이스 클록 신호에 맞게 조정하기 위해, 출력 회로 (313) 내에서의 지연량 만큼 베이스 클록 신호의 위상을 전진시켜 구한다.
한편, 수신 DLL 회로 (314) 는, 위상 비교기 회로 (315) 로부터의 위상 조정 신호에 기초하여 베이스 클록 신호의 위상을 제어하여, 위상 비교기 회로 (315) 의 비교용 내부 수신 클록 신호 및 DRAM 측에서의 기록 데이터 (DQ 신호들) 수신용 내부 수신 클록 신호를 생성한다. 위상 비교기 회로 (315) 는, 수신 DLL 회로 (314) 로부터 출력되는 내부 수신 클록 신호와 DQ 버스 (102) 를 통해 수신되는 의사 클록 신호 (연속 반전 신호) 간의 위상차가 제로가 되도록 위상을 조정하는 위상 조정 신호를 생성하고, 이렇게 생성된 위상 조정 신호를 수신 DLL 회로 (314) 에 제공한다. 위상 비교기 회로 (315) 에 의해 생성된 위상 조정 신호는, 예를 들면, 제 1 실시예의 위상 비교기 회로 (203) 에 의해 생성되는 위상 조정 신호와 동일하다 (도 6 참조). 이 실시예에서, 위상 비교기 회로 (315) 는 초기화 신호에 응답하여 켜진다.
명령/주소 버스 (101) 를 통해 메모리 제어기 (21) 로부터 제 2 초기화 지시를 수신하면, 초기화 신호 생성 회로 (316) 는 제 2 초기화 신호를 생성하고, 이렇게 생성된 신호를 0/1 데이터 생성 회로 (317), 출력 데이터 전환 회로 (319), 및 출력 회로 (313) 에 출력하여 제 2 초기화 동작을 수행하도록 한다. 명령/주소 버스 (101) 를 통해 OUT0 명령이나 OUT1 명령을 수신하면, 초기화 신호 생성 회로 (316) 는 그 OUT0 명령이나 OUT1 명령을 0/1 데이터 생성 회로 (317) 로 송신한다.
0/1 데이터 생성 회로 (317) 는, 제 2 초기화 신호를 수신하면 제 2 초기화 동작을 개시하고, OUT0 명령을 수신하면 로우 레벨 데이터를 생성하며, OUT1 명령을 수신하면 하이 레벨 데이터를 생성한다. 데이터 래칭 회로 (318) 는, 노멀 동작시 메모리 셀 어레이로부터 독출된 데이터를 래칭하는 회로이다.
출력 데이터 전환 회로 (319) 는, 제 2 초기화 동작시에는, 0/1 데이터 생성 회로 (317) 의 출력을 선택하고, 노멀 동작시에는, 데이터 래칭 회로 (318) 의 출력을 선택하여, 이렇게 선택된 출력 데이터를 출력 회로 (313) 에 출력한다. 출력 회로 (313) 는, 출력 DLL 회로 (313) 에 의해 제공되는 출력 제어 클록들에 기초하여 동작하며, 출력 데이터 전환 회로 (319) 로부터 수신되는 데이터를 DQ 신호로서 DQ 버스 (102) 에 송신한다.
이상 설명한 바와 같이 구성되는 DRAM 은, 이하에서 설명하는 바와 같이 주로 동작한다.
먼저, 명령/주소 버스 (101) 를 통해 메모리 제어기 (21) 로부터 베이스 클록 신호보다 낮은 레이트로 초기화 신호를 수신하면, 위상 비교기 회로 (315) 가 켜져 의사 클록 신호를 수신하기 위한 대기 모드로 세트된다 (제 1 초기화 동작).이 때, 수신 DLL 회로 (314) 는, 베이스 클록 신호의 위상을 제어하여 내부 수신 클록 신호를 생성하지만, 위상 조정 신호가 내려지지 않았으므로 자신의 원래 목적을 수행하도록 동작하지는 않는다.
그 후, 메모리 제어기 (21) 가 DQ 버스 (102) 에 의사 클록 신호 (연속 반전 신호) 를 송신하면, 위상 비교기 회로 (315) 는 그 연속 반전 신호를 의사 클록 신호로서 수신하고 이 의사 클록 신호의 위상과 그 내부 수신 클록 신호의 위상을 비교하여, 위상차를 제로로 만드는 위상 조정 신호를 생성한 후, 이렇게 생성된 위상 조정 신호를 수신 DLL 회로 (314) 에 출력한다. 수신 DLL 회로 (314) 는, 그 의사 클록 신호와의 위상차가 제로로 되는 그 내부 수신 클록 신호의 위상을 90。 만큼 지연시켜, 내부 수신 클록 신호를 생성한다. 이 때, 수신 DLL 회로 (314) 는, 그렇게 생성된 내부 수신 클록 신호와 베이스 클록 신호 간의 위상차를 내부 수신 클록 신호를 지속적으로 생성하기 위한 위상값으로서 이 수신 DLL 회로 (314) 내부에 제공되는 레지스터 내에 유지한다. 그 레지스터 내에 유지된 위상값을 사용하여 클록 위상들을 조정함으로써, 수신 DLL 회로 (314) 는 제 1 초기화 동작 이후에도 내부 수신 클록 신호를 지속적으로 생성할 수 있다.
그 후, 명령/주소 버스 (101) 를 통해 메모리 제어기 (21) 로부터 제 2 초기화 지시를 명령 신호로 수신하면, 초기화 신호 생성 회로 (316) 는, 제 2 초기화 신호를 생성하여, 이 제 2 초기화 신호를 0/1 데이터 생성 회로 (317), 출력 데이터 전환 회로 (319) 및 출력 회로 (313) 에 출력한다.
그 후, 데이터 출력 지시로서 OUT0 명령을 수신하면, 초기화 신호 생성 회로(316) 는, 그 명령을 0/1 데이터 생성 회로 (317) 에 송신한다. 0/1 데이터 생성 회로 (316) 는, 그 OUT0 명령에 응답하여 로우 레벨 데이터를 생성하고, 이 로우 레벨 데이터를, 출력 데이터 전환 회로 (319) 를 매체로 하여 출력 회로 (313) 에 제공한다.
출력 회로 (303) 는, 그 로우 레벨 데이터를 출력 제어 클록에 동기하여 DQ 선을 통해 메모리 제어기 (21) 에 송신한다.
데이터 출력 지시로서 OUT1 명령을 수신하면, 초기화 신호 생성 회로 (316) 는, 그 명령을 0/1 데이터 생성 회로 (317) 에 송신한다. 0/1 데이터 생성 회로 (317) 는, 그 OUT1 명령에 응답하여 하이 레벨 데이터를 생성하고, 이 하이 레벨 데이터를, 출력 데이터 전환 회로 (319) 를 매체로 하여 출력 회로 (313) 에 제공한다.
출력 회로 (313) 는, 그 하이 레벨 데이터를 출력 제어 클록에 동기하여 DQ 선을 통해 메모리 제어기 (21) 에 송신한다.
도 14 를 참조하면, 메모리 제어기 (21) 에는, DLL 회로 (211), 출력 회로 레플리커 (212), 출력 회로 (213), 초기화 신호 생성 회로 (214), 연속 반전 데이터 생성 회로 (215), 데이터 래칭 회로 (216), 출력 데이터 전환 회로 (217), 명령 발행기 (218), 독출 제어 유닛 (219), 및 DQ 데이터 래칭 회로 (221) 가 제공된다. 독출 제어 유닛 (219) 에는, 제 2 초기화 동작을 위해 카운터 (220) 가 제공된다.
출력 회로 레플리커 (212) 는, 출력 회로 (213) 내에서의 지연량을 갖는 지연 레플리커이며, DLL 회로 (211) 는, 이 출력 회로 레플리커 (212) 를 사용하여출력 제어 클록 신호를 생성하고, 이렇게 생성된 출력 제어 클록 신호를 출력 회로 (213) 에 제공한다. 좀더 상세히 말하면, DLL 회로 (211) 에 의해 생성되는 출력 제어 클록 신호는, 출력 회로 (213) 로부터 DQ 버스 (102) 로 출력되는 DQ 신호를 베이스 클록 신호에 맞게 조정하기 위해, 출력 회로 (213) 내에서의 지연량 만큼 베이스 클록 신호의 위상을 전진시켜 구한다.
명령어 발행기 (218) 에 의해 내려진 초기화 신호에 응답하여, 초기화 신호 생성 회로 (214) 는, 메모리 제어기 (21) 자체를 초기화 상태로 전환시키는 내부 초기화 신호를 생성하고, 이렇게 생성된 초기화 신호를 연속 반전 데이터 생성 회로 (215), 출력 데이터 전환 회로 (217), 및 출력 회로 (213) 에 출력하여 제 2 초기화 동작을 수행하도록 한다.
초기화 신호 생성 회로 (214) 로부터의 초기화 신호에 응답하여, 연속 반전 데이터 생성 회로 (215) 는, 연속 반전 신호를 생성하여, 이 연속 반전 신호를 출력 데이터 전환 회로 (217) 에 출력한다. 데이터 래칭 회로 (216) 는, 노멀 동작시 기록 데이터를 래치하여, 이 기록 데이터를 출력 데이터 전환 회로 (217) 에 출력한다.
출력 데이터 전환 회로 (217) 는, 제 1 초기화 동작시에는, 연속 반전 데이터 생성 회로 (215) 의 출력을 선택하고, 노멀 동작시에는, 데이터 래칭 회로 (216) 의 출력을 선택하여, 이렇게 선택된 출력 데이터를 출력 회로 (213) 에 출력한다. 출력 회로 (213) 는, DLL 회로 (211) 로부터 제공되는 출력 제어 클록들에 기초하여 동작하여, 출력 데이터 전환 회로 (217) 로부터 수신되는 데이터를 DQ신호로서 DQ 버스 (102) 에 송신한다.
명령 발행기 (218) 는, OUT0 명령 및 OUT1 명령을 포함하는 데이터 출력 지시들 및 제 2 초기화 지시와 같은 명령들을 출력한다. 이들 명령 각각은, 베이스 클록 신호의 상승에지가 그 명령의 유효폭의 중심에 오도록 내려진다. 이를 위해, 명령 발행기 (218) 에는 베이스 클록 신호도 입력된다. 이 실시예에서는, 명령 발행기 (218) 가, 제 1 초기화 동작으로의 전환을 나타내는 초기화 신호를 베이스 클록 신호 레이트 보다 낮은 레이트로 내린다.
독출 제어 유닛 (219) 의 카운터 (220) 는, 제 2 초기화 동작시 명령 발행기 (218) 로부터 OUT1 명령이 내려진 후부터 DQ 버스 (102) 를 통해 하이 레벨 데이터 신호를 수신할 때까지의 수신용 내부 클록 신호들의 클록수를 카운트한다. 좀더 구체적으로 말하면, 독출 제어 유닛 (219) 의 카운터 (220) 는, 명령 발행기 (218) 로부터 의사 독출 명령인 OUT1 명령을 수신한 시점부터 내부 DQ 신호 (이하에서 설명함) 가 하이 레벨로 전환될 때까지의 수신용 내부 클록 신호들의 상승 에지들을 카운트한다. 독출 제어 유닛 (219) 은, 이상 설명한 바와 같은, 카운터 (220) 에 의해 카운트된 클록수 (지연 클록수) 를 유지하여, 이후에 독출 데이터 (DQ 데이터) 를 수신하는 타이밍을 제어한다.
DQ 데이터 래칭 회로 (221) 는, 베이스 클록 신호에 따라 DQ 버스 (102) 를 통해 전파되는 DQ 데이터를 래치하고, 이렇게 래치한 데이터를 내부 DQ 신호로서 출력한다.
상술한 바와 같이 구성되는 메모리 제어기 (21) 는, 이하에서 설명하는 바와같이 주로 동작한다.
먼저, 명령 발행기 (218) 가, 베이스 클록 신호 레이트 보다 더 낮은 레이트로 명령/주소 버스 (101) 에 초기화 신호를 송신하고, 이 초기화 신호를 초기화 신호 생성 회로 (214) 에 제공한다. 이 초기화 신호가 DRAM 에 의해 수신되면, DRAM 은 제 1 초기화 동작을 개시한다.
초기화 신호 생성 회로 (214) 는, 명령 발행기 (218) 로부터의 초기화 신호에 응답하여 내부 초기화 신호를 생성하여, 이 내부 초기화 신호를 연속 반전 데이터 생성 회로 (215), 출력 데이터 전환 회로 (217), 및 출력 회로 (213) 에 출력한다.
그 초기화 신호에 응답하여, 연속 반전 데이터 생성 회로 (215) 는, 전술한 연속 반전 신호가 기초할 연속 반전 데이터를 생성하고, 이렇게 생성된 연속 반전 신호를, 제 1 초기화 동작시에, 출력 데이터 전환 회로 (217) 를 매체로 하여 출력 회로 (213) 에 제공한다.
출력 회로 (213) 는, 그 연속 반전 데이터를 연속 반전 신호로서, DLL 회로 (211) 에 의해 생성되는 출력 제어 클록에 동기하여 특정 DQ 터미널에 제공한다. 이렇게 해서, 상술한 바와 같이, 연속 반전 신호 (DQ 선을 통해 제공되는 의사 클록 신호) 가 DQ 버스 (특정 DQ 선) (102) 를 통해 DRAM 에 송신된다. 이 연속 반전 신호는, DRAM 에서 기록 데이터 등을 수신하기 위한 내부 수신 클록 신호를 생성하는데 사용된다.
그 후, 명령 발행기 (218) 가 제 2 초기화 지시를 내린 다음, OUT0 명령을내린다. 따라서, 소정의 시간이 경과되면, 로우 레벨 데이터가 DRAM 으로부터 DQ 버스 (102) 를 통해 송신된다. 그 후, 명령 발행기 (218) 가 OUT1 명령을 내리고 소정의 시간이 경과하면, DRAM 으로부터 송신된 하이 레벨 데이터가 DQ 버스 (102) 상에 나타난다. 한편, DQ 데이터 래칭 회로 (221) 는 베이스 클록 신호에 따라 DQ 버스 (102) 를 통해 전파되는 데이터를 래치하고, 이렇게 래치된 데이터를 내부 DQ 신호로서 독출 제어 유닛 (219) 에 출력한다. 독출 제어 유닛 (219) 의 카운터 (220) 는, 그 OUT1 명령에 의해 트리거 되어, 베이스 클록 신호들의 상승에지들의 카운팅을 개시하고, 내부 DQ 신호가 로우 레벨에서 하이 레벨로 전환되는 에지에서 카운팅을 종료한다. 이렇게 함으로써, 카운터 (220) 는, 명령 발행기 (218) 로부터 OUT1 명령이 내려진 후부터 내부 DQ 신호가 하이 레벨로 전환될 때까지의 베이스 클록 신호들의 클록수 (지연 클록수) 를 획득할 수 있다. 지연 클록수는, 명령 발행기 (218) 로부터 독출 명령이 내려진 순간부터 그 독출 명령에 관련된 데이터가 수신되는 순간까지 소요되는 베이스 클록 신호들의 클록수와 사실상 동일하다. 따라서, 지연 클록수를 사용하여, 데이터를 적절히 독출할 수 있다. 지연 클록수는 독출 제어 유닛 (219) 내에 유지된다.
제 2 초기화 동작 이후, 독출 제어 유닛 (219) 은 상술한 바와 같이 획득한 지연 클록수를 사용하여 데이터를 독출한다. 좀더 구체적으로 말하면, 독출 제어 유닛 (219) 은, 명령 발행기 (218) 가 독출 명령을 내린 후부터 지연 클록수에 도달하면 베이스 클록 신호에 맞게 조정하여, 그 독출 명령에 관련된 독출 데이터 (DQ 신호) 를 수신한다.
도 15 는, DQ 데이터 수신용 내부 클록 신호들을 생성하는 것에 부가하여, 명령/주소 신호 수신용 내부 클록 신호들을 생성할 수 있는 DRAM 의 구조를 나타낸다. 이하의 설명에서는, 그 명령/주소 신호 수신용 내부 수신 클록 신호를, CA 수신용 내부 수신 클록 신호로 칭한다. DQ 데이터 수신용 내부 수신 클록 신호는, 종종 DQ 내부 수신 클록으로 부른다. 도 13 과 도 15 를 비교하면, 도 15 에 나타낸 DRAM 은 CA 수신 DLL 회로 (321) 및 위상 비교기 회로 (322) 를 더 구비하고 있다는 점에서 도 13 에 나타낸 DRAM 과 상이하다는 것을 알 수 있다. 도 15 에 나타낸 DQ 수신용 DLL 회로 (314') 는, 단순히 CA 수신 DLL 회로 (321) 와 구별하기 위해 상이한 도면부호를 가지고 있을 뿐, 도 13 에 나타낸 수신 DLL 회로 (314) 와 동일한 구성을 가지고 있다. 따라서, 도 15 에 나타낸 DQ 수신 DLL 회로 (314') 는, 수신 DLL 회로 (314) 에 관해 위에서 설명한 동작을 수행한다.
CA 수신용 DLL 회로 (321) 는, 위상 비교기 회로 (322) 로부터의 위상 조정 신호에 기초하여 베이스 클록 신호의 위상을 제어하여, 위상 비교기 회로 (322) 내에서의 비교용 내부 수신 클록 신호 및 DRAM 에서의 CA 수신용 내부 수신 클록 신호를 생성한다. 위상 비교기 회로 (322) 는, CA 수신용 DLL 회로 (321) 로부터 출력되는 내부 수신 클록 신호와 명령/주소 버스 (101) 를 통해 수신되는 의사 클록 신호 (연속 반전 신호) 간의 위상차가 제로가 되도록 위상을 조정하는 위상 조정 신호를 생성하고, 이렇게 생성된 위상 조정 신호를 CA 수신용 DLL 회로 (321) 에 제공한다. 위상 비교기 회로 (322) 에 의해 생성되는 위상 조정 신호는, 예를 들면, 제 1 실시예의 위상 비교기 회로 (203) 에 의해 생성되는 위상 조정 신호와 동일하다 (도 6 참조). 이 실시예에서는, 위상 비교기 회로 (322) 가 초기화 신호에 응답하여 켜진다.
(예 4)
이상 설명한 제 3 실시예에 따른 메모리 시스템의 개념은, 각각의 바이트나 워드에 대해 DQ 선 (DQ 선들의 번들) 이 제공되고 이 각각의 DQ 선 (DQ 선들의 번들) 에 대응하여 베이스 클록 신호를 송신하는 클록 신호선이 제공되는 경우에도 적용될 수 있다.
제 4 실시예에 따른 메모리 시스템은, 이전의 제 3 실시예에 따른 메모리 시스템에서 DQ 버스의 총 비트폭이 확장된 예로서, 일반적인 모듈 구조를 갖는 DRAM 시스템에 관한 것이다.
도 16 을 참조하면, 이 실시예에서는, 모듈 (411) 에는 DRAM (311내지 314) 가 제공되고, 모듈 (412) 에는 DRAM (315내지 318) 이 제공된다. 각 쌍의 DRAM (311및 315), DRAM (312및 316), DRAM (313및 317) 및 DRAM (314및 318) 에 대해서는, DQ 버스를 구성하는 DQ 선들의 번들 (1021내지 1024) 이 제공된다. 이 DQ 선들의 번들 (1021내지 1024) 에 관련하여, 베이스 클록 신호들을 송신하는 클록 신호선 (1031내지 1034) 도 제공된다. 그 DQ 선들의 번들 (1021내지 1024) 에 관련하여, 초기화 신호들을 송신하는 신호선 (1041내지 1044) 이 제공된다. 명령/주소 버스 (101) 는, 병렬로 배치된 DRAM (311내지 314) 및 DRAM (315내지318) 에 의해 공유된다.
상술한 바와 같이 구성되는 메모리 시스템에서는, 모든 DRAM (311내지 318) 에 대해 전술한 제 1 초기화 절차 및 제 2 초기화 절차가 수행된다. 그 결과, DRAM (311내지 318) 내에서 생성되는 수신용 내부 클록 신호들과 DRAM (311내지 318) 내의 베이스 클록 신호들 간의 위상차들이 초기화 데이터로서 DRAM (311내지 318) 내에 유지된다. 한편, DRAM (311내지 318) 으로부터 독출 데이터를 수신하는 것과 관련된 지연 클록수는 메모리 제어기 (21) 내에 유지된다. 이 메모리 시스템에서는, 해당 DQ 선들과 클록 신호선들을 사용하여, 병렬로 배치된 DRAM (311내지 314) 에 대해 전술한 제 1 초기화 절차 및 제 2 초기화 절차를 동시에 수행할 수 있다. 마찬가지로, 병렬로 배치된 DRAM (315내지 318) 에 대해서도, 제 1 초기화 절차 및 제 2 초기화 절차를 동시에 수행할 수 있다.
또한, 이 실시예는, 도 17 에 나타낸 바와 같이, 버퍼형 DRAM 시스템에도 적용할 수 있다. 이 경우, 명령/주소 버스 (101) 를 통해 제공되는 명령/주소 신호들은, 모듈 (411및 412) 상에 제공되는 버퍼 (501및 502) 내에 일시적으로 유지된 후, 해당 모듈 (411및 412) 상의 DRAM (311내지 314) 및 DRAM (315내지 318) 에 분배된다. DRAM (311내지 318) 에서는, 버퍼 (501및 502) 로부터 분배되는 명령/주소 신호들을 명령/주소 신호 수신용 내부 클록들을 사용하여 수신한다.
또한, 전술한 DRAM 시스템에서는, 각각의 바이트에 대해 패리티 DQ 비트선이 제공될 수 있다. 예를 들어, 도 16 또는 도 17 에 나타낸 DRAM 시스템에서, 8 비트 또는 16 비트의 DQ 레인이 패리티를 포함하면, 각각 9 비트나 18 비트로 된다.
이 실시예에서도, 각각의 DRAM 내에서 CA 수신용 내부 클록 신호들을 생성하고, 이렇게 생성된 내부 클록 신호들을 사용하여 명령/주소 신호들을 수신할 수 있다.
상술한 바와 같은 일반적인 모듈 구조를 갖는 메모리 시스템에서도, 각각의 메모리 소자에 대해 클록 신호선이 제공될 수 있음은 말할 필요도 없다.
도 16 이나 도 17 에 나타낸 DRAM 시스템에서는, 전술한 제 1 초기화 절차를 수행하여, 베이스 클록 신호에 타이밍을 맞춰 데이터를 기록할 수 있으며, 제 2 초기화 절차를 수행하면, 데이터가 적절히 독출된다. 제 3 실시예에서 설명한 바와 같이 시뮬레이션 등에 의해 각각의 DRAM 에 대한 전파 지연 등을 사전에 정확히 알 수 있는 경우에는, 제 2 초기화 절차는 생략할 수 있다. 이 실시예에서도, 제 3 실시예에서 설명한 바와 같이, 의사 클록 신호의 전파시 (DQ 신호들 및/또는 명령/주소 신호들에 대하여) 크로스 토크에 대한 보상을 수행할 수 있다.
(예 5)
상술한 제 1 실시예에서는, 독출 클록과 DQ 신호간의 전파 시간의 차이에 의해 발생되는 수신 타이밍 마진이 갖는 문제를 해결할 수 있다. 본 발명의 제 5 실시예에서는, 전술한 제 3 실시예와 제 1 실시예의 개념을 결합하여, 메모리 제어기 (20) 로부터 DRAM (301또는 302) 으로 데이터를 송신하여 데이터를 기록할 때 클록 신호와 DQ 신호 간의 전파 시간의 차이에 의해 발생하는 수신 타이밍 마진을 개선한다. 도 18 에 나타낸 바와 같이, 이 실시예에 따른 메모리 시스템의 개략적 구성은, 제 1 실시예의 개략적 구성과 유사하다. 그러나, 이 실시예에 따른 구별되는 동작을 수행하기 위하여, DRAM (331또는 332) 및 메모리 제어기 (23) 는, 제 1 실시예에 나타낸 구성과는 상이한 구성을 갖는다 (이하에서 설명함).
제 5 실시예에서, 메모리 제어기 (23) 는, DQ 데이터 중심 타이밍이 베이스 클록에 맞도록 DQ 데이터를 기록 모드에서 송신한다. 그러나, 수신측에서의 타이밍 마진은, 시스템 내의 배선 구조 (layout), 신호 구동능력, 전기적 종료 방법의 차이 등으로 인한 DQ 신호와 클록 신호의 신호 전파 시간 차이로 인해 감소한다. 따라서, DRAM 은, 초기화시, DRAM 측에서의 DQ 신호 수신용 내부 수신 클록 신호를 생성하여, 베이스 클록 신호와의 타이밍 편차 (deviation) 를 교정한다.
DRAM 내에서 DQ 신호 수신용 내부 수신 클록 신호를 생성하는 절차는, 상술한 제 3 실시예에서의 절차와 실질적으로 동일하다.
좀더 구체적으로 말하면, 메모리 제어기 (23) 는, 명령/주소 버스 (101) 를 통해 DRAM (332) 에, 베이스 클록 신호 레이트 보다 낮은 레이트로 초기화 지시를 내리고, 또한 제 1 초기화 동작 자체도 개시한다. 초기화 신호를 수신하면, DRAM (332) 은 연속 반전 신호 (의사 클록 신호) 를 수신하는 대기 모드로 자신을 세트시킨다. 제 1 초기화 동작이 개시되는 순간, 메모리 제어기 (23) 는, 베이스 클록 신호의 중심에 매치되는 연속 반전 신호를 특정 DQ 터미널에 출력한다 (도 19 의 베이스 클록@MC 및 DQ@MC 를 지칭함). 도 19 에서 알 수 있는 바와 같이, 이 실시예에서는, 연속 반전 신호의 출력 타이밍이 노멀 동작시 메모리 제어기 (23) 가 DQ 신호를 출력하는 타이밍과 동일하다. 좀더 구체적으로 말하면, 메모리 제어기 (23) 는, 베이스 클록 신호의 상승시 및/또는 하강시 연속 반전 신호들을 출력한다. DRAM (332) 이 그 연속 반전 신호를 의사 클록 신호로서 수신하면 (도 19 의 DQ@DRAM 을 지칭함), DRAM (332) 은 그 수신된 의사 클록 신호 (연속 반전 신호) 의 위상을 90。만큼 지연시켜, DRAM (332) 측 내부 수신 클록 신호를 생성한다 (도 19 의 내부 수신 클록@DRAM 을 지칭함). 이렇게 해서, DRAM (332) 은, 노멀 동작시 기록 데이터 (DQ 신호) 를 수신하는데 최적의 위상을 갖는 내부 수신 클록 신호를 생성한다. DRAM (332) 은, 내부 수신 클록 신호와 베이스 클록 신호의 위상차를 유지하므로, 제 1 초기화 절차가 완료된 후에도 (내부 수신 클록 신호가 생성된 후에도) 내부 수신 클록 신호를 지속적으로 생성할 수 있다.
특히 이 실시예에서는, DQ 버스 (102) 를 구성하는 복수의 DQ 선들 중 2 개의 특정 DQ 선을 사용하여 메모리 제어기 (23) 로부터 DRAM (332) 으로 연속 반전 신호들을 의사 클록 신호들로서 송신한다. 2 개의 DQ 선을 통해 송신되는 연속 반전 신호들은, 서로에 대해 상보적이다. 이로 인해, DRAM (332) 측 내부 수신 클록 신호를 생성하는 타이밍의 정확도를 향상시킬 수 있다.
도 20 및 도 21 은, 전술한 제 1 실시예서의 제 1 초기화 절차 및 제 2 초기화 절차, 그리고 상술한 본 실시예에서의 초기화 절차 (DRAM 측에서의 DQ 신호 수신용 내부 수신 클록 신호를 생성하는 절차) 를 구현할 수 있는 메모리 제어기 및 DRAM 들의 개략적인 구성을 나타내는 블록도이다.
도 20 을 참조하면, DRAM (331또는 332) 에는, 출력 DLL 회로 (331), 출력 회로 레플리커 (332), 출력 회로 (333), 초기화 신호 생성 회로 (334), 연속 반전 데이터 생성 회로 (335), 0/1 데이터 생성 회로 (336), 데이터 래칭 회로 (337), 출력 데이터 전환 회로 (338), 수신 DLL 회로 (339), 및 위상 비교기 회로 (340) 가 제공된다. 이들 구성요소 중, 출력 DLL 회로 (331), 출력 회로 레플리커 (332), 출력 회로 (333), 초기화 신호 생성 회로 (334), 연속 반전 데이터 생성 회로 (335), 0/1 데이터 생성 회로 (336), 데이터 래칭 회로 (337), 및 출력 데이터 전환 회로 (338) 는, 제 1 실시예의 DLL 회로 (301), 출력 회로 레플리커 (302), 출력 회로 (303), 초기화 신호 생성 회로 (304), 연속 반전 데이터 생성 회로 (305), 0/1 데이터 생성 회로 (306), 데이터 래칭 회로 (307), 및 출력 데이터 전환 회로 (308) 와 동일한 구성을 갖는다 (도 5 참조). 따라서, 이들 구성요소에 대해선, 제 1 실시예에서 설명한 동작들과 동일한 동작들이 수행된다. 수신 DLL 회로 (339) 및 위상 비교기 회로 (340) 는, 제 3 실시예의 수신 DLL 회로 (314) 및 위상 비교기 회로 (315) 의 구성과 동일한 구성을 갖는다 (도 13 참조). 따라서, 이들 구성요소에 대해선, 제 3 실시예에서 설명한 동작들과 동일한 동작들이 수행된다. DRAM (331또는 332) 에는, 도 15 에 나타낸 CA 수신용 DLL 회로 (321) 및 위상 비교기 회로 (322) 를 더 제공하여, 명령/주소 신호들을 수신할 수도 있다.
도 21 을 참조하면, 메모리 제어기 (23) 에는, 베이스 클록 생성 회로 (231), DLL 회로 (232), 위상 비교기 회로 (233), DQ 데이터 래칭 회로 (234), 독출 제어 유닛 (235), 명령 발행기 (237), DLL 회로 (238), 출력 회로 레플리커 (239), 출력 회로 (240), 초기화 신호 생성 회로 (241), 연속 반전 데이터 생성 회로 (242), 데이터 래칭 회로 (243), 및 출력 데이터 전환 회로 (244) 가 제공된다. 독출 제어 유닛 (235) 에는 제 2 초기화 동작을 위해 카운터 (236) 가 제공된다.
이상의 구성요소들 중, 베이스 클록 생성 회로 (231), DLL 회로 (232), 위상 비교기 회로 (233), DQ 데이터 래칭 회로 (234), 독출 제어 유닛 (235), 및 카운터 (236) 는, 제 1 실시예의 베이스 클록 생성 회로 (201), DLL 회로 (202), 위상 비교기 회로 (203), DQ 데이터 래칭 회로 (204), 독출 제어 유닛 (205), 및 카운터 (206) 의 구성과 동일한 구성을 갖는다 (도 6 참조). 따라서, 이들 구성 요소에 대해선, 제 1 실시예에서 설명한 동작들과 동일한 동작들이 수행된다. DLL 회로 (238), 출력 회로 레플리커 (239), 출력 회로 (240), 초기화 신호 생성 회로 (241), 연속 반전 데이터 생성 회로 (242), 데이터 래칭 회로 (243), 및 출력 데이터 전환 회로 (244) 는, 제 3 실시예의 DLL 회로 (211), 출력 회로 레플리커 (212), 출력 회로 (213), 초기화 신호 생성 회로 (214), 연속 반전 데이터 생성 회로 (215), 데이터 래칭 회로 (216), 및 출력 데이터 전환 회로 (217) 의 구성과 동일한 구성을 갖는다 (도 14 참조). 따라서, 이들 구성요소에 대해선, 제 3 실시예에서 설명한 동작들과 동일한 동작들이 수행된다. 명령 발행기 (237) 는, 제 1 실시예의 명령 발행기 (207) 의 기능과 제 3 실시예의 명령 발행기 (218) 의 기능을 결합하여, 제 3 실시예에서 설명한 제 1 초기화 신호를 내린 후, 제 1 실시예에서 설명한 제 1 초기화 지시 및 제 2 초기화 지시 등을 내린다.
이 실시예에서는, DRAM 내에서 조정되는 위상차가, 베이스 클록과 DQ 신호 간의 전파 시간차일 뿐이며, 도 19 에 나타낸 바와 같이, 그 위상차가 작다. 그러나, 작은 위상차라도 한 주파수를 차지하며 클록 주파수가 높아짐에 따라 점점 더 증가하여, 수신 타이밍 마진을 감소시키는 문제를 일으킬 수도 있다. 이런 점에서, 이 실시예에 따른 메모리 시스템을 사용하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따르면, 단일 베이스 클록 신호에 기초하여 송신 장치 및 수신 장치가 동작하는 시스템에서 소정의 신호 경로 상으로 신호가 송신되거나 수신될 때, 그 수신 장치 내의 소정의 신호 경로 상에서의 신호의 전파 지연을 고려하는 신호 수신용 내부 수신 클록 신호가 생성되어, 이 신호 수신용 내부 클록에 기초하여 그 소정의 신호 경로를 통해 신호가 수신된다. 이로써, 그 수신 장치 내에서 신호를 수신할 때 타이밍 마진이 감소되는 문제가 억제된다.
또한, 본 발명에 따르면, 관련 기술들에 비해 클록 신호수를 감소시킬 수 있다. 특히, DRAM들이 모듈 상에서 병렬로 탑재되는 복수의 바이트를 갖는 시스템의 경우, 모듈의 핀수를 감소시켜, 시스템의 비용이 감소될 수 있다.
또한, 본 발명에 따르면, DQ 신호 자체나 주소/명령 신호 자체만을 사용하여, DQ 신호 수신용 내부 수신 클록 신호 또는 주소/명령 신호 수신용 내부 수신 클록 신호가 생성되며, 이렇게 생성된 내부 클록 신호들을 사용하여 DQ 신호나 주소/명령 신호를 수신한다. 따라서, 클록 신호선들, DQ 버스, 및 주소/명령 버스 간의 물리적 구조 (layout) 및 토폴로지 (topology) 의 차이로 인한 클록 신호들, DQ 신호들 및 주소/명령 신호들 간의 타이밍 차이를 측정함으로써, 더 넓은 수신 타이밍 마진을 특징으로 하는 시스템을 구성할 수 있게 된다.
또한, DQ 신호 수신용 내부 수신 클록 신호를 생성하기 위하여, 상보적 연속 반전 신호가 초기화 DQ 신호로서 2 개의 DQ 신호선에 송신된다. 이렇게 함으로써, 의사 클록 신호로서 기능하는 연속 반전 신호를 좀더 정확하게 처리할 수 있다. 따라서, 단일 DQ 신호선 (단일 연속 반전 신호) 을 사용하여 내부 수신 클록 신호를 생성하는 경우에 비해, 기준 전위의 변동에 의해 발생하는 타이밍 편차를 피할 수 있어, 내부 수신 클록 신호를 고도의 정밀도로 생성할 수 있다.

Claims (49)

  1. 메모리 제어기 및 반도체 메모리 소자를 구비하여 기준 클록 신호에 따라 상기 반도체 메모리 소자와 상기 메모리 제어기 간에 신호를 송신하고 상기 메모리 제어기에 의해 상기 반도체 메모리 소자로부터 DQ 신호를 적응적으로 수신하는데 사용되는 캘리브레이션 방법으로서,
    기준 클록 신호의 위상을 조정하여 상기 기준 클록 신호에 따라 연속 교번 반전 신호를 초기화 DQ 신호로서 상기 반도체 메모리 소자로부터 DQ 버스에 송신하는 제 1 단계; 및
    상기 메모리 제어기에 의해 수신된 상기 초기화 DQ 신호에 관련된 위상차를 유지하면서, 상기 초기화 DQ 신호에 응답하여 상기 메모리 제어기 내에서 내부 수신 클록 신호를 생성하는 제 2 단계를 구비하며,
    상기 메모리 제어기는, 상기 내부 수신 클록 신호에 기초하여 상기 반도체 메모리 소자로부터 DQ 신호를 수신하는 것을 특징으로 하는 캘리브레이션 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계는 DLL 회로를 사용하여 구현하며, 상기 DLL 회로 내에, 상기 내부 클록 신호와 상기 메모리 제어기 내의 기준 클록 신호 간의 위상차를 유지시켜, 상기 DLL 회로에 의해 상기 내부 수신 클록 신호를 지속적으로 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  3. 제 1 항에 있어서,
    상기 제 1 단계는, DQ 버스를 구성하는 DQ 선들 중에서 선택되는 특정 단일 DQ 선을 통해 상기 연속 교번 반전 신호를 송신하는 단계를 포함하며,
    상기 제 2 단계는, 상기 특정 단일 DQ 선을 통해 수신되는 상기 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  4. 제 2 항에 있어서,
    상기 제 1 단계는, DQ 버스를 구성하는 DQ 선들 중에서 선택되는 특정 단일 DQ 선을 통해 상기 연속 교번 반전 신호를 송신하는 단계를 포함하고,
    상기 제 2 단계는, 상기 특정 단일 DQ 선을 통해 수신되는 상기 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  5. 제 3 항에 있어서,
    상기 제 1 단계는, 상기 연속 교번 반전 신호를 상기 특정 단일 DQ 선에 송신한 후, 상기 특정 단일 DQ 선 이외의 다른 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  6. 제 1 항에 있어서,
    상기 제 1 단계는, DQ 버스를 구성하는 DQ 선들 중에서 2 개의 특정 DQ 선을 선택하는 단계 및 상기 2 개의 특정 DQ 선에 상기 상보적인 연속 교번 반전 신호들을 상호 송신하는 단계를 포함하며,
    상기 제 2 단계는, 상기 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  7. 제 2 항에 있어서,
    상기 제 1 단계는, DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 선택하는 단계 및 상기 2 개의 특정 DQ 선에 상보적인 연속 교번 반전 신호들을 상호 송신하는 단계를 포함하며,
    상기 제 2 단계는, 상기 상보적인 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  8. 제 6 항에 있어서,
    상기 제 2 단계는, 상기 DQ 버스를 구성하는 상기 DQ 선들 중의 상기 2 개의 특정 DQ 선에 상기 상보적인 연속 교번 반전 신호들을 송신하는 단계, 및 상기 2 개의 특정 DQ 선 이외의 다른 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 7 항에 있어서,
    상기 제 2 단계는, 상기 DQ 버스를 구성하는 상기 DQ 선들 중의 상기 2 개의 특정 DQ 선에 상기 상보적인 연속 교번 반전 신호들을 송신하는 단계, 및 상기 2 개의 특정 DQ 선 이외의 다른 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  10. 제 1 항에 있어서,
    상기 메모리 제어기로부터 상기 반도체 메모리 소자로 기준 DQ 데이터 출력 지시를 내리는 제 3 단계;
    상기 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터 신호를, 상기 반도체 메모리 소자로부터 DQ 버스로 송신하는 제 4 단계; 및
    상기 메모리 제어기 내에서, 상기 기준 DQ 데이터가 상기 내부 수신 클록 신호에 의해 수신되기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지하는 제 5 단계를 더 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  11. 제 10 항에 있어서,
    상기 메모리 제어기는, 상기 지연 클록수를 고려하여, 상기 내부 수신 클록 신호에 의해 상기 반도체 메모리 소자로부터 DQ 버스로 송신되는 DQ 신호를 수신하는 것을 특징으로 하는 캘리브레이션 방법.
  12. 기준 클록 신호에 따라 반도체 메모리 소자와 메모리 제어기 간에 신호를 송신하는데 사용되는 메모리 시스템으로서,
    상기 반도체 메모리 소자는, 상기 기준 클록 신호에 응답하여, 상기 기준 클록 신호의 위상에 맞게 조정된 위상을 갖는 연속 교번 반전 신호를 초기화 DQ 신호로서 DQ 버스에 송신하는 초기화 DQ 신호 송신 수단을 구비하고,
    상기 메모리 제어기는, 상기 메모리 제어기에 의해 수신되는 상기 초기화 DQ 신호에 대해 소정의 위상차를 갖는 내부 수신 클록 신호를 생성하는 내부 수신 클록 신호 생성 수단을 구비하며,
    상기 메모리 제어기는, 상기 내부 수신 클록 신호에 기초하여 상기 반도체 메모리 소자로부터 DQ 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 내부 수신 클록 신호 생성 수단은, 상기 내부 수신 클록 신호와 상기 메모리 제어기 내의 기준 클록 신호 간의 위상차를 유지하는 위상차 유지 수단을 구비하고,
    상기 메모리 제어기는, 상기 위상차 유지 수단 내에 유지된 상기 위상차에기초하여 상기 기준 클록 신호를 기준으로 상기 내부 수신 클록 신호를 지속적으로 생성하는 것을 특징으로 하는 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 초기화 DQ 신호 송신 수단은, 상기 DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여 상기 초기화 DQ 신호들로서 상보적인 연속 교번 반전 신호들을 상호 송신하고,
    상기 내부 수신 클록 신호 생성 수단은, 상기 2 개의 특정 DQ 선을 통해 상기 연속 교번 반전 신호들인 상기 초기화 DQ 신호들을 수신하고, 상기 초기화 DQ 신호들에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 초기화 DQ 신호 송신 수단은, 상기 DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여 상기 초기화 DQ 신호들로서 상보적인 연속 교번 반전 신호들을 상호 송신하고,
    상기 내부 수신 클록 신호 생성 수단은, 상기 2 개의 특정 DQ 선을 통해 상기 상보적인 연속 교번 반전 신호들인 상기 초기화 DQ 신호들을 수신하고, 상기 초기화 DQ 신호들에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  16. 제 12 항에 있어서,
    상기 메모리 제어기는, 상기 내부 수신 클록 신호를 생성한 후 상기 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 DQ 데이터 출력 지시 수단, 및 상기 기준 DQ 데이터 출력 지시에 해당하는 기준 DQ 데이터 신호가 상기 내부 수신 클록 신호에 따라 상기 반도체 메모리 소자로부터 수신되기까지의 클록수를 카운트하고, 이 카운트 결과를 지연 클록수로서 유지하는 지연 클록수 유지 수단을 더 구비하며,
    상기 반도체 메모리 소자는, 상기 기준 DQ 데이터 출력 지시에 응답하여 상기 기준 DQ 데이터 신호를 상기 DQ 버스에 송신하는 데이터 출력 수단을 더 구비하는 것을 특징으로 하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 메모리 제어기는, 상기 지연 클록수를 고려하여, 상기 내부 수신 클록 신호에 의해 상기 반도체 메모리 소자로부터 상기 DQ 버스를 통해 송신되는 상기 DQ 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
  18. 제 12 항에 있어서,
    각각이 바이트나 워드로 된 DQ 선들에 대해, 상기 기준 클록 신호를 송신하는 클록 신호선이 제공되는 것을 특징으로 하는 메모리 시스템.
  19. 제 18 항에 있어서,
    각각의 바이트에 대해 패리티 DQ 비트선을 구비하는 것을 특징으로 하는 메모리 시스템.
  20. 기준 클록 신호에 따라 메모리 제어기와 반도체 메모리 소자 간에 신호를 적응적으로 송신하는 메모리 시스템에서 사용되며, 상기 메모리 제어기에 의해 상기 반도체 메모리 소자로부터 DQ 신호를 적절히 수신하기 위한 캘리브레이션 방법으로서,
    상기 메모리 제어기는,
    상기 반도체 메모리 소자로부터의 연속 교번 반전 신호에 의해 형성되는 초기화 DQ 신호를 의사 클록 신호로서 수신하고, 상기 초기화 DQ 신호로부터 내부 수신 클록 신호를 생성하는 제 1 초기화 단계; 및
    상기 반도체 메모리 소자에 기준 DQ 데이터 출력 지시가 내려지는 순간부터 상기 기준 DQ 데이터 출력 지시에 해당하는 DQ 데이터 신호로서 기준 DQ 데이터 신호가 상기 반도체 메모리 소자로부터 수신되는 순간까지의 상기 내부 수신 클록 신호의 클록수를 카운트하고 이 카운트 결과를 지연 클록수로서 유지하는 제 2 초기화 단계를 수행하며,
    상기 제 2 초기화 단계 이후에, 상기 지연 클록수를 고려하여 상기 내부 수신 클록 신호에 의해 DQ 버스를 통해 상기 반도체 메모리 소자로부터 송신되는 DQ신호를 수신하는 것을 특징으로 하는 캘리브레이션 방법.
  21. 기준 클록 신호에 따라 메모리 제어기와 반도체 메모리 소자 간에 신호를 적응적으로 송신하는 메모리 시스템에서 사용되며, 상기 메모리 제어기에 의해 상기 반도체 메모리 소자로부터 DQ 신호를 적절히 수신하기 위한 캘리브레이션 방법으로서,
    상기 메모리 제어기로부터 DQ 버스를 통해, 상기 기준 클록 신호의 위상에 맞게 조정된 위상을 갖는 연속 교번 반전 신호를 초기화 DQ 신호로서 송신하는 제 1 단계; 및
    상기 반도체 메모리 소자 내에서, 수신된 상기 초기화 DQ 신호에 대해 소정의 위상차를 갖는 내부 수신 클록 신호를 생성하는 제 2 단계를 포함하며,
    상기 반도체 메모리 소자는 상기 내부 수신 클록 신호에 기초하여 상기 반도체 메모리 소자로부터 상기 DQ 신호를 수신하는 것을 특징으로 하는 캘리브레이션 방법.
  22. 제 21 항에 있어서,
    상기 제 2 단계는, DLL 회로를 사용하여 구현하며, 상기 DLL 회로 내에, 상기 내부 수신 클록 신호와 상기 반도체 메모리 소자 내의 기준 클록 신호 간의 위상차를 유지시켜 상기 DLL 회로에 의해 상기 내부 수신 클록 신호를 지속적으로 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  23. 제 21 항에 있어서,
    상기 제 1 단계에서는, 상기 DQ 버스를 구성하는 DQ 선들 중에서 선택되는 특정 단일 DQ 선을 통해 연속 교번 반전 신호를 송신하고,
    상기 제 2 단계에서는, 상기 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  24. 제 22 항에 있어서,
    상기 제 1 단계에서는, 상기 DQ 버스를 구성하는 DQ 선들 중에서 선택되는 특정 단일 DQ 선을 통해 연속 교번 반전 신호를 송신하고,
    상기 제 2 단계에서는, 상기 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  25. 제 23 항에 있어서,
    상기 제 1 단계는, 상기 연속 교번 반전 신호를 상기 특정 단일 DQ 선에 송신한 후, 상기 특정 단일 DQ 선 이외에 상기 DQ 버스를 구성하는 다른 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  26. 제 24 항에 있어서,
    상기 제 1 단계는, 상기 연속 교번 반전 신호를 상기 특정 단일 DQ 선에 송신 한 후, 상기 특정 단일 DQ 선 이외에 상기 DQ 버스를 구성하는 다른 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션 방법.
  27. 제 21 항에 있어서,
    상기 제 1 단계에서는, 상기 DQ 버스를 구성하는 DQ 선들 중에서 선택되는 2 개의 특정 DQ 선에 상보적인 연속 교번 반전 신호들을 송신하고,
    상기 제 2 단계에서는, 상기 상보적인 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  28. 제 22 항에 있어서,
    상기 제 1 단계에서는, 상기 DQ 버스를 구성하는 DQ 선들 중에서 선택되는 2 개의 특정 DQ 선에 상보적인 연속 교번 반전 신호들을 송신하고,
    상기 제 2 단계에서는, 상기 상보적인 연속 교번 반전 신호에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  29. 제 27 항에 있어서,
    상기 제 2 단계에서, 상기 DQ 버스를 구성하는 상기 DQ 선들 중의 상기 2 개의 특정 DQ 선에 상기 상보적인 연속 교번 반전 신호들을 송신한 후, 상기 2 개의특정 DQ 선 이외의 다른 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 것을 특징으로 하는 캘리브레이션 방법.
  30. 제 28 항에 있어서,
    상기 제 2 단계에서, 상기 DQ 버스를 구성하는 상기 DQ 선들 중의 상기 2 개의 특정 DQ 선에 상기 상보적인 연속 교번 반전 신호들을 송신한 후, 상기 2 개의 특정 DQ 선들 이외의 다른 DQ 선들을 구동하되 인접하는 DQ 선들에 송신되는 신호들이 서로에 대해 반전되도록 구동하는 것을 특징으로 하는 캘리브레이션 방법.
  31. 제 21 항에 있어서,
    상기 메모리 제어기는,
    상기 메모리 제어기로부터 상기 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 제 3 단계;
    상기 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터 신호를 상기 반도체 메모리 소자로부터 상기 DQ 버스에 송신하는 제 4 단계; 및
    상기 메모리 제어기 내에서, 상기 내부 수신 클록 신호에 따라 상기 기준 DQ 데이터 신호가 출력되기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 유지하는 제 5 단계를 더 포함하고,
    상기 메모리 제어기는, 독출 명령을 내린 후, 상기 지연 클록수를 고려하여, 상기 기준 클록 신호에 따라 상기 독출 명령에 관련된 독출 데이터를 DQ 신호로서수신하는 것을 특징으로 하는 캘리브레이션 방법.
  32. 제 21 항에 있어서,
    상기 메모리 제어기로부터, 상기 기준 클록 신호의 위상에 맞게 조정된 위상을 갖는 초기화 명령/주소 신호로서 연속 교번 반전 신호를 송신하는 제 3 단계; 및
    반도체 메모리 소자 내에서, 상기 반도체 메모리 소자에 의해 수신되는 상기 초기화 명령 신호 또는 상기 초기화 주소 신호에 대해 소정의 위상차를 갖도록 명령/주소 신호의 내부 수신 클록 신호를 생성하는 제 4 단계를 포함하며,
    상기 반도체 메모리 소자는, 상기 명령/주소 신호의 상기 내부 수신 클록 신호에 기초하여 상기 메모리 제어기로부터 명령/주소 신호를 수신하는 것을 특징으로 하는 캘리브레이션 방법.
  33. 제 32 항에 있어서,
    상기 제 4 단계는, DLL 회로를 사용하여 구현하며, 상기 DLL 회로 내에, 상기 명령/주소 신호의 상기 내부 수신 클록 신호와 상기 반도체 메모리 소자 내의 기준 클록 신호 간의 위상차를 유지시켜, 상기 명령/주소 신호의 상기 내부 수신 클록 신호를 지속적으로 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  34. 제 32 항에 있어서,
    상기 제 3 단계에서는, 명령/주소 버스를 구성하는 명령/주소 신호선들 중 2 개의 특정 명령/주소 신호선을 사용하여, 상기 2 개의 특정 명령/주소 신호선에 상보적인 연속 교번 반전 신호들을 상호 송신하고,
    상기 제 4 단계에서는, 상기 상보적인 연속 교번 반전 신호들에 기초하여 상기 명령/주소 신호선들의 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 캘리브레이션 방법.
  35. 제 32 항에 있어서,
    상기 메모리 제어기는,
    상기 메모리 제어기 내에서, 상기 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 제 5 단계;
    상기 반도체 메모리 소자 내에서, 상기 기준 DQ 데이터 출력 지시에 관련된 기준 DQ 데이터 신호를 DQ 버스에 송신하는 제 6 단계; 및
    상기 메모리 제어기 내에서, 상기 기준 클록 신호에 따라 상기 기준 DQ 데이터 신호가 수신되기까지의 클록수를 카운트하여, 이 카운트 결과를 지연 클록수로서 저장하는 제 7 단계를 더 포함하고,
    상기 메모리 제어기는, 독출 명령을 내린 후, 상기 지연 클록수를 고려하여, 상기 기준 클록 신호에 따라 상기 독출 명령에 관련된 독출 데이터를 DQ 신호로서 상기 반도체 메모리 소자로부터 수신하는 것을 특징으로 하는 캘리브레이션 방법.
  36. 기준 클록 신호에 따라 반도체 메모리 소자와 메모리 제어기 간에 신호를 적응적으로 송신하는데 사용되는 메모리 시스템에서,
    상기 메모리 제어기는,
    상기 기준 클록 신호의 위상에 맞게 조정된 위상을 갖는 초기화 DQ 신호로서 연속 교번 반전 신호를 DQ 버스를 통해 송신하는 초기화 DQ 신호 송신 수단을 구비하고,
    상기 반도체 메모리 소자는,
    수신한 상기 초기화 DQ 신호에 대해 위상차를 유지하면서 내부 수신 클록 신호를 생성하는 내부 수신 클록 신호 생성 수단을 구비하며,
    상기 내부 수신 클록 신호에 기초하여 DQ 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
  37. 제 36 항에 있어서,
    상기 내부 수신 클록 신호 생성 수단은, 상기 내부 수신 클록 신호와 상기 반도체 메모리 소자 내의 기준 클록 신호 간의 위상차를 유지하는 위상차 유지 수단을 구비하고,
    상기 위상차 유지 수단 내에 저장된 위상차에 기초하여 상기 기준 클록 신호로부터 상기 내부 수신 클록 신호를 지속적으로 생성하는 것을 특징으로 하는 메모리 시스템.
  38. 제 36 항에 있어서,
    상기 초기화 DQ 신호 송신 수단은, 상기 DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여, 상기 초기화 DQ 신호들로서 상보적인 연속 교번 반전 신호들을 상호 송신하고,
    상기 내부 수신 클록 신호 생성 수단은, 상기 2 개의 특정 DQ 선을 통해 상기 상보적 연속 교번 반전 신호들인 상기 초기화 DQ 신호들을 수신하고, 상기 초기화 DQ 신호들에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  39. 제 37 항에 있어서,
    상기 초기화 DQ 신호 송신 수단은, 상기 DQ 버스를 구성하는 DQ 선들 중 2 개의 특정 DQ 선을 사용하여, 상기 초기화 DQ 신호들로서 상보적인 연속 교번 반전 신호들을 상호 송신하고,
    상기 내부 수신 클록 신호 생성 수단은, 상기 2 개의 특정 DQ 선들을 통해 상기 상보적인 연속 교번 반전 신호들인 상기 초기화 DQ 신호들을 수신하고, 상기 초기화 DQ 신호들에 기초하여 상기 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  40. 제 36 항에 있어서,
    상기 메모리 제어기는,
    상기 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 DQ 데이터 출력 지시 수단, 및
    상기 기준 클록 신호를 사용하여, 상기 기준 DQ 데이터 출력 지시에 해당하는 기준 DQ 데이터 신호를 상기 반도체 메모리 소자로부터 수신하기까지의 클록수를 카운트하여 이 카운트 결과를 지연 클록수로서 유지하는 지연 클록수 유지 수단을 더 구비하며,
    상기 반도체 메모리 소자는,
    상기 기준 DQ 데이터 출력 지시에 응답하여 상기 기준 DQ 데이터 신호를 상기 DQ 버스에 송신하는 데이터 출력 수단을 더 구비하는 것을 특징으로 하는 메모리 시스템.
  41. 제 36 항에 있어서,
    상기 메모리 제어기는,
    상기 기준 클록 신호의 위상에 맞게 조정된 위상을 갖는 초기화 명령/주소 (CA) 신호로서 연속 교번 반전 신호를 명령/주소 버스에 송신하는 초기화 CA 신호 송신 수단을 구비하고,
    상기 반도체 메모리 소자는,
    상기 반도체 메모리 소자에 의해 수신되는 상기 초기화 명령 신호 또는 상기 초기화 주소 신호에 대해 소정의 위상차를 갖도록 명령/주소 신호용 내부 수신 클록 신호를 생성하는 CA 내부 수신 클록 신호 생성 수단을 구비하며,
    상기 반도체 메모리 소자는, 상기 CA 내부 수신 클록 신호 생성 수단에 의해 생성되는 상기 명령/주소 신호용 내부 수신 클록 신호에 기초하여 상기 메모리 제어기로부터 명령/주소 (CA) 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
  42. 제 41 항에 있어서,
    상기 CA 내부 수신 클록 신호 생성 수단은, 상기 명령/주소 신호용 내부 수신 클록 신호와 상기 반도체 메모리 소자 내의 기준 클록 신호 간의 위상차를 유지하는 부가적인 위상차 유지 수단을 구비하고,
    상기 반도체 메모리 소자는, 상기 부가적인 위상차 유지 수단 내에 유지된 상기 위상차에 기초하여 상기 기준 클록 신호로부터 상기 명령/주소 신호용 내부 수신 클록 신호를 지속적으로 생성하는 것을 특징으로 하는 메모리 시스템.
  43. 제 41 항에 있어서,
    상기 초기화 CA 신호 송신 수단은, 상기 명령/주소 버스를 구성하는 명령/주소 신호선들 중 2 개의 특정 명령/주소 신호선을 사용하여, 상기 초기화 명령/주소 신호들로서 상보적인 연속 교번 반전 신호를 상호 송신하고,
    상기 CA 내부 수신 클록 신호 생성 수단은, 상기 2 개의 특정 명령/주소 신호선을 통해 상기 상보적인 연속 교번 반전 신호들인 상기 초기화 명령/주소 신호들을 수신하고 상기 초기화 명령/주소 신호들에 기초하여 상기 명령/주소 신호선들용 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  44. 제 42 항에 있어서,
    상기 초기화 CA 신호 송신 수단은, 상기 명령/주소 버스를 구성하는 명령/주소 신호선들 중 2 개의 특정 명령/주소 신호선을 사용하여 상기 초기화 명령/주소 신호들로서 상보적인 연속 교번 반전 신호들을 상호 송신하고,
    상기 CA 내부 수신 클록 신호 생성 수단은, 상기 2 개의 특정 명령/주소 신호선을 통해 상기 상보적인 연속 교번 반전 신호들인 상기 초기화 명령/주소 신호들을 수신하고, 상기 초기화 명령/주소 신호들에 기초하여 상기 명령/주소 신호선들용 내부 수신 클록 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  45. 제 41 항에 있어서,
    상기 메모리 제어기는,
    상기 반도체 메모리 소자에 기준 DQ 데이터 출력 지시를 내리는 DQ 데이터 출력 지시 수단, 및 상기 기준 DQ 데이터 출력 지시에 해당하는 기준 DQ 데이터 신호를 상기 기준 클록 신호에 따라 상기 반도체 메모리 소자로부터 수신하기까지의 클록수를 카운트하여 이 카운트 결과를 지연 클록수로서 유지하는 지연 클록수 유지 수단을 더 구비하고,
    상기 반도체 메모리 소자는, 상기 기준 DQ 데이터 출력 지시에 응답하여 상기 기준 DQ 데이터 신호를 상기 DQ 버스를 통해 송신하는 데이터 출력 수단을 더 구비하는 것을 특징으로 하는 메모리 시스템.
  46. 제 45 항에 있어서,
    상기 메모리 제어기는, 상기 지연 클록수를 고려하여 상기 기준 클록 신호에 따라 상기 반도체 메모리 소자로부터 DQ 버스를 통해 송신되는 DQ 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
  47. 제 36 항에 있어서,
    각각이 바이트나 워드로 된 DQ 선들에 대해, 상기 기준 클록 신호를 송신하는 클록 신호선이 제공되는 것을 특징으로 하는 메모리 시스템.
  48. 제 47 항에 있어서,
    각각의 바이트에 대해 패리티 DQ 비트선을 구비하는 것을 특징으로 하는 메모리 시스템.
  49. 하나는 송신 장치나 수신 장치로서 동작할 수 있고 나머지 하나는 수신 장치나 송신 장치로서 동작할 수 있는 반도체 메모리 소자와 메모리 제어기를 갖는 메모리 시스템에서 단일 기준 클록 신호를 사용하여 신호를 적응적으로 송신하는데 사용되며 상기 송신 장치와 상기 수신 장치 간에 송신되는 상기 신호를 캘리브레이션하는 캘리브레이션 방법으로서,
    상기 송신 장치 내에서, 상기 기준 클록 신호에 동기하여 연속 교번 반전 신호를 송신하는 제 1 단계; 및
    상기 수신 장치 내에서, 상기 연속 교번 반전 신호에 기초하여 내부 수신 클록 신호를 생성하는 제 2 단계를 포함하고,
    상기 수신 장치는 상기 내부 수신 클록 신호에 기초하여 상기 송신 장치로부터 송신되는 신호를 수신하는 것을 특징으로 하는 캘리브레이션 방법.
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