KR950016009A - 지연-로크-루프 기반 클럭 신서사이저 - Google Patents

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KR950016009A
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Abstract

지연-로크-루프 기반 클럭 신서사이저는 기준 신호퇴부터 이 기준 신호의 주파수와 상이한 주파수를 가지는 클럭 신호를 발생하기 위한 것으로, 서로 직렬로 연결된 다수의 제어가능 지연 요소를 구비한다. 지연 요소의 각각은 기준 신호른 조정가능한 시간량만큼 지연시키므로써 다수의 지연된 신호를 발생한다. 제1멀티플렉서는 지연된 신호중의 하나를 위상 검출기에 경로배정하구 이 위상 검출기는 이 경로배정된 지연된 신호와 기준 신호간의 위상차를 나타내는 제어 신호를 발생한다. 피드백 루프는 위상 검출기로부터의 제어 신호를 지연요소로 전송하고, 지연 요소의 각각은 이 제어 신호에 따라 기준 신호를 지연할 시간량을 조정하므로써, 기준 신호의 위상은 경로배정된 지연된 신호의 위상과 동기된다. 클럭 신서사이저는 또한, 하나 이상의 혼합회로를 포함하여, 지연된 신호를 논리적으로 조합하여 논리 적으로 조합된 신호를 발생한다. 제2멀티플렉서는 수신한 논리적으로 조합된 신호를 자신의 출력에 경로배정하는데, 이 경로배정된 논리적으로 조합된 신호는 클럭 신호를 나타낸다.

Description

지연-로크-루프 기반 클럭 신서사이저
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 다른 실시예에 따른 지연-로크-루프 기반 클럭 신서사이저의 블럭도.
제7도는 제6도의 클럭 신서사이저의 요소를 나타내는 혼합회로의 블럭도.

Claims (10)

  1. 기준 신호(reference signal)로부터 상기 기준 신호의 주파수와 상이한 주파수를 가지는 클럭 신호(clock signal)를 발생하기 위한 지연-로크-루프 기반 클럭 신서사이저(delay-locked-loop based clock synthesizer)에 있어서, 상기 신서사이저는 지연-로크-루프 회로와 혼합회로를 구비하며; 상기 지연-로크-루프 회로는; 상기 기준 신호를 수신하고, 조정가능한 시간 만큼 시간 기준 신호를 지연시키으로써, 지연된 기준 신호를 발생하기 위한 제어가능 지연 회로와; 상기 제어가능 지연 회로에 연결되어, 상기 기준 신호와 상기 제어가능 기준 신호간의 위상차를 나타내는 제어 신호를 발생하기 위한 위상 검출기(phase detector)와; 상기 제어가능 지연 회로와 상기 위상 검출기에 연결되어, 상기 위상 검출기로부터의 상기 제어 신호를 상기 제어가능 지연 회로로 전송하는 피드백 수단을 포함하며, 상기 제어가능 지연 회로는 상기 제어 신호에 따라 상기 기준 신호를 지연시킬 상기 시간량을 조정하여, 상기 기준 신호의 상기 위상이 상기 지연된 기준 신호의 상기 위상과 동기되게 하며, 상기 제어가능 지연 회로는 서로 직렬로 연결된 다수의 제어가능 지연 요소를 포함하며, 상기 지연 요소들중의 제1지연 요소는 상기 기준 신호를 수신하고, 상기 지연 요소들중의 마지막 지연 요소는 상기 위상 검출기에 연결되고, 상기 지연 요소의 각각은 상기 기준 신호를 조정가능한 시간량만큼 지연시키므로써, 상기 지연 요소들이 서로로부터 또한 상기 기준 신호로부터 다수의 지연된 신호 오프셋(delayed signal offset)을 적시에 발생케 하며, 상기 혼합회로는 상기 지연-로크-루프 회로에 연결되어, 사전 결정된 방식으로 상기 지연된 신호들은 논리적으로 조합(combine)하여 상기 기준 신호와 상이한 주파수를 가지는 상기 클럭 신호를 발생하는 지연-로크-루프 기반 클럭 신서사이저.
  2. 제1항에 있어서, 상기 신서사이저는 상기 기준 신호로부터 변형된 기준 신호를 발생하기 위한 주파수 디바이더(frequency divider)를 더 포함하며, 상기 변형된 기준 신호의 주파수는 상기 기준 신호의 주파수를 사전결정된 값으로 나눈 것과 동일하며, 상기 디바이더는 상기 지연 요소중의 상기 제1지연 요소에 연결되어, 상기 제어가능 지연 회로가 상기 변형된 기준 신호를 상기 조정가능한 시간량만큼 지연시키으로써 상기 지연된 기준 신호를 발생케하는 지연-로크-루프 기반 클럭 신서사이저.
  3. 제1항에 있어서, 상기 신서사이저는 상기 기준 신호를 반전(invert)시키기 위한 인버터(inverter)를 더 포함하며, 상기 인버터의 출력은 상기 위상 검출기에 연결되어, 상기 위상 검출기는 상기 반전된 기분 신호와 상기 지연된 기준 신호간의 위상차를 나타내는 제어 신호를 발생케하는 지연-로크-루프 기반 클럭 신서사이저.
  4. 제1항에 있어서, 상기 지연 요소의 각각은 상기 기준 신호를 1/(2*F*X)로 주어지는 시간량만큼 지연시키며, 여기서, F는 상기 기준 신호의 주파수이며 X는 상기 제어가능 지연회로의 지연 요소의 수인 지연-로크-루프 기반 클럭 신서사이저.
  5. 제1항에 있어서, 사익 지연 요소의 각각은 상기 기준 신호를 1/(F*X)로 주어지는 시간량만큼 지연시키며, 여기서, F는 상기 기준 신호의 주파수이며 X는 상기 제어가능 지연 회로의 지연 요소의 수인 지연-로크-루프기반 클럭 신서사이저.
  6. 기준 신호로부터 상기 기준 신호의 주파수와 상이한 주파수를 가지는 클럭 신호를 발생하기 위한 지연-로크-루프 기반 클럭 신서사이저에 있어서, 상기 신서사이저는 지연-로크-루프 회로와, 하나 이상의 혼합 회로와, 제2멀티플렉서를 포함하며, 상기 지연-로크 루프 회로는; 서로 직렬로 연결된 다수의 제어가능 지연 요소를 포함하고, 상기 지연 요소의 각각은 상기 기준 신호를 조정가능한 시간량만큼 지연시키므로써 상기 지연 요소가 서로로부터 또한 상기 기준 신호로부터 다수의 지연된 신호 오프셋을 적시에 발생케 하는 제어가능 지연 회로와; 하나 이상의 상기 지연 요소에 연결되어, 상기 하나 이상의 상기 지연 요소가 발생하는 지연된 신호를 수신하고, 상기 수신한 지연된 신호를 자신의 출력으로 경로배정하기 위한 제1멀티플렉서와; 상기 제1멀티플렉서의 상기 출력에 연결되어, 상기 경로배정된 지연된 신호와 상기 기준 신호를 수신하고, 상기 경로배정된 지연된 신호와 상기 기준 신호간의 위상차를 나나태는 제어 신호를 발생하기 위한 위상 검출기와; 상기 지연 요소 및 상기 위상 검출기에 연결되어, 상기 위상 검출기로부터의 상기 제어 신호를 상기 지연 요소로 전송하기 위한 피드백 수단을 포함하며, 상기 지연 요소의 각각은 상기 제어 신호에 따라 상기 기준 신호를 지연시킬 상기 시간량을 조정하므로써, 상기 기준 신호의 상기 위상이 상기 경로배정된 지연된 신호의 상기 위상과 동기되게 하며, 상기 하나 이상의 혼합회로는, 제각기 상기 제어가능 지연 회로에 연결되고 상기 하나 이상의 지연 요소 중의 하나와 연관되며, 상기 혼합회로들은 상기 지연된 신호들을 논리적으로 조합하기 위한 조합망을 구비하여 논리적으로 조합된 신호를 발생하며, 상기 제2멀티플렉서는 상기 혼합회로에 연결되어,상기 논리적으로 조합된 신호를 수신하고, 상기 논리적으로 조합된 신호중의 하나를 자신의 출력에 경로배정하며, 상기 경로배정된 논리적으로 조합된 신호는 상기 클럭 신호를 나타내는 지연-로크-루프 기반 클럭 신서사이저.
  7. 제6항에 있어서, 상기 제1 및 제2 멀티플렉서는 상기 하나 이상의 지연 요소중의 하나를 식별하는 제어 신호를 수신하여 이에 따라 동작하므로써, 상기 제1멀티플렉서는 상기 제어 신호에 의해 식별되는 상기 지연 요소가 발생하는 상기 지연된 신호를 자신의 출력에 경로배정하고, 상기 제2멀티플렉서는 상기 식별된 지연 요소와 연관된 상기 혼합회로가 발생하는 상기 논리적으로 조합된 신호를 자신의 출력에 경로배정하는 지연-로크-루프 기반 클럭 신서사이저.
  8. 제6항에 있어서, 상기 신서사이저는 상기 기준 신호로부터 변형된 기준 신호를 발생하기 위한 디바이더를 더 포함하며, 상기 변형된 기준 신호의 주파수는 상기 기준신호 주파수를 사전결정된 값으로 나눈 것과 동일하고, 상기 디바이더는 상기 제어가능 지연 회로에 연결되어 상기 지연 요소가 상기 변형된 기준 신호를 지연시켜 상기 다수의 지연된 신호를 발생케하는 지연-로크-루프 기반 클럭 신서사이저.
  9. 제6항에 있어서, 상기 신서사이즈는 상기 기준 신호를 반전시키기 위한 인버터를 더 포함하며, 상기 인버터의 출력은 상기 위상 검출기에 연결되고, 상기 위상 검출기는 상기 반전된 기준 신호와 상기 경로배정된 지연된 신호간의 위상차를 나타내는 제어 신호를 발생하는 지연-로크-루프 기반 클럭 신서사이저.
  10. 제6항에 있어서, 상기 지연 요소의 각각은 상기 기준 신호를 1/2(*F*X)로 주어지는 시간량만큼 지연시키며, 여기서, F는 상기 기준 신호의 주파수이며 X는 상기 제1멀티플렉서를 통하여 상기 위상 검출기에 전기적으로 연결된 지연 요소의 수를 나타내는 지연-로크-루프 기반 클럭 신서사이저.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940031648A 1993-11-30 1994-11-29 지연-로크-루프 기반 클럭 신서사이저 KR950016009A (ko)

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